JPS5816773B2 - 局内位相同期方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、局内等の伝送において、局内の入側で位相同
期化して局内に伝送する複数回線の位相の伝送路長のば
らつき等によって生じる位相差をその受信側で吸収する
ための局内位相同期方式に関するものである。

従来、局内の位相同期方式は、第１図に示したように構
成されている。

即ち、第１図において、１は局舎外、２は局舎内を示し
ており、３は端局中継器、４は局間に伝送される信号を
局内統一タイミングでフレーム位相同期をとるためのフ
レーム位相同期装置、５は局内クロック供給装置、６は
局内フレーム位相供給装置、７は位相同期を取るための
位相同期装置、８は局内クロック供給装置５から供給さ
れた局内統一クロックを波形整形し、これを位相同期を
取るための装置７に分配するための局内クロック供給装
置、９は波形整形回路、１０は等化増幅器、１１はクロ
ック抽出回路、１２は識別回路、１３は可変遅延線、１
４はリタイミング回路、１５はフレーム同期信号抽出回
路。

１６はシフトレジスタ、１７はストラップ端子、１８は
端局中継器３とフレーム位相同期装置４とを結ぶ局内線
路、１９は局間伝送された信号を局内クロック供給装置
５に導びく線路、２０は局内クロック供給装置５による
クロックを各伝送装置に供給するための線路、２１は局
内フレーム位相供給装置６からのクレーム位相をフレー
ム位相同期装置４に供給するための線路、２２は信号の
局内伝送線路、２３は局内統一クロック供給線路、２４
は局内位相同期装置の出力側の局内線路である。

次に、この従来例の動作を説明すると、まず、局内の入
力信号はフレーム位相同期装置４により、局内統一クロ
ックおよび局内基準フレーム位相で局内統一クロックに
ビット位相同期化されると共に、基準フレーム位相に同
期化される。

この位相同期化された信号は局内伝送線路２２により位
相。

同期をとるための装置７に伝送されるが、局内伝送路長
にばらつきがあるので、受信したフレーム位相は各回線
毎に異なっている。

また位相同期化すべき回線束のうち最も遅れているフレ
ーム位相に等しいか、またはさらに遅れている仮想的な
基。

準フレームと、着目している番号ｉの回線との位相偏差
なΔθｉ（Δθｉ＜＜ＴＦ、ただしＴＦはフレーム周期
）、〔Δθｉ〕をΔθｉを越えない最大の整数を表わす
記号とすると、Δθｉは Δθｉ＝（Δθｉ）Ａ＋（Δθｉ）Ｄ ただし くΔθｉ）Ａ三Δθｉ−ＣΔθｉ〕 （Δθｉ）Ｄ三〔Δθｉ〕 で表わされる。

この式で（Δθｉ）Ａは１ビツト以下の位相偏差を表わ
し、（Δθｉ）ＤはΔθｉの整数ビット分を表わしてお
り、位相同期装置７は出力側の局内線路２４においてΔ
θｉが一定になるように同期させる装置である。

この装置７において、受信信号は等化増幅後、波形整形
され、局内統一クロックでリタイミングできるようにフ
レーム位相の調整を行なってリタイミングされ、曲成の
（Δθｉ）Ａに対応する１ビット以内のフレーム位相偏
差が除去される。

次にシフトレジスタ１６で（Δθｉ）Ｄに相当するビッ
ト数付はシフトした端子を選び、線路２４をストラップ
端子１７によりストラップして出力を取り出す。

このような構成にすると、可変遅延線１３を予め回線対
応に調整し、その後、仮想的な基準位相とりタイミング
後の各回線のフレーム位相を全て調べた上で、ストラッ
プ端子１７を調整するという２段階の調整が要求され、
局内での位相偏差が比較的小さいにもかかわらず、調整
に多大の労力を要するという欠点があった。

また、フレーム信号は特定の固定パタンにされ、データ
と全（区別がつかない状態で伝送されているので、フレ
ーム同期信号抽出回路１５はパタンの一致を調べる機能
、入力信号をシフトする機能、パタン一致の確認後、擬
似同期でないことを調べる機能を持つ回路が必要となり
、従って回路規模が大きくなり、回線対応に必要な局内
位相同期装置に用いる場合には、実装密度、経済性の面
で欠点があった。

本発明は、上記従来例の欠点を解消するために、各回路
の局内入側でビット位相同期およびフレーム位相同期を
取り、局内伝送したときに、局内伝送路長のばらつきに
よって受信側で生ずる位相偏差を書込み・読出しが独立
に制御できるエラスチックメモリまたはそれと同等の動
作をするメモリを用いることによって吸収し、位相同期
を取ることを特徴とした局内位相同期方式を提供するも
のである。

以下、図面により実施例を詳細に説明する。

第２図は、本発明の一実施例を示したもので、第１図と
同一符号のものは同一のものを示しており、また２５は
基準フレームパルス波形整形回路、２６は基準フレーム
位相の分配線路、２７はフレーム同期回路、２８は書込
みアドレスカウンタ、２９は読出しアドレスカウンタ、
３０，３１はそれぞれアドレスカウンタ２８．２９に対
応したデコーダ、３２，３３は書込および読出しセレク
タ、３４はメモリ、３５はオアゲートである。

次に、この実施例の動作を説明する。

第１図の従来例と同様に、フレーム位相同期装置４によ
り局内統一タイミングでフレーム位相同期を取る。

この位相同期化された信号は局内線路２２により局内に
伝送され、受信回路で第１図の従来例と同様に識別・再
生される。

書込み側のフレーム同期信号は、受信信号から抽出した
クロックと、識別・再生されたパルス列から分離され、
メモリ３４のアドレスカウンタをリセットする。

書込みアドレスカウンタ２８によって指定されたアドレ
スはデコーダ３０によってデコードされ、読出しセレク
タ３２のうちの１つのゲートを選択してメモリ３４にデ
ータを書込む。

一方、メモリ３４かものデータの読出しは、局内統一ク
ロックならびに基準フレーム位相を用いて、書込みと同
様に、読出しアドレスカウンタ２９、デコーダ３１、読
出しセレクタ３３を制御して読出す。

読出し位相を決定する基準フレームの位相は読出しアド
レスカウンタ２９の位置での位相が位相同期すべき回線
束。

のうちで最も遅れた位相よりもさらに遅れているように
、局内フレーム位相供給装置６で制御して供給され、基
準フレームパルス波形整形回路２５で局内統一クロック
にビット同期して得られている。

第３図は前述の位相同期における関係を示し。ており、
ＡＩ Ｉ Ａ２１・・・・・・、Ａｎは第２図の入力線
に対応している。

このような構成にすると、局内フレーム位相供給装置６
はフレーム位相同期装置４および局内クロック供給装置
７にフレーム位相を供給するとき、・このフレーム位相
を制御して供給する必要があるが、位相同期用のメモリ
３４は局内伝送路長のばらつきに相当するビット数に、
位相余裕に必要なビット数を加えたメモリ容量で実現で
きる。

なお、第２図の実施例で示したように、書込み、読出し
を独立に制御できるメモリを用いると、第１図の従来例
で示したように、１ビツト以下のりタイミングのための
遅延時間の調整および１ビット以上の位相調整のための
シフトレジスタのタップ切替えを各装置毎に行なう必要
がな（、これらの調整を同時に、かつ自動的に調整でき
る利点があるので、きわめて大きな省力効果があるばか
りでな（、障害の復旧等にもきわめて敏速に対処できる
利点がある。

第４図は、本発明の他の実施例を示したもので、基準フ
レーム位相の供給法が第２図と異なっているが、第２図
と同一符号のものは同一のものを示しており、また３６
は遅延回路である。

この実施例の基準フレーム位相は、局内フレーム位相供
給装置６から受けずに、局内位相同期化すべき回線束の
うちの任意の１回線のフレーム同期信号を使用して、第
５図、第７図、第８図に示した遅延回路３６で各回線の
局内伝送路長のばらつきに対応する最大位相偏差以上の
遅延時間だけ位相を遅らせ、位相同期をとるための装置
７に供給している。

第５図は、第４図の遅延回路３６の一実施例を示したも
ので、３７は基準フレーム位相発生制御線、３８は可変
遅延回路、３９はアンド回路、４０はロード制御端子、
４１はロード用のデータ端子、４２はフレームカウンタ
、４３はナンド回路であり、また、２３はフレームカウ
ンタ４２のクロック端子に接続される局内統一クロック
供給線路、２６は基準フレーム位相の分配線路、２７は
フレーム同期回路である。

次に、この回路の動作を第６図のタイムチャートにより
説明する。

可変遅延回路３８は局内統一クロックの位相と、フレー
ム同期回路２７の出力パルスの位相が良好なタイミング
関係を維持できるように挿入されており、また基準フレ
ーム位相発生制御線３７はフレームカウンタ４２の初期
位相をロードするために設けたもので、マニュアル操作
または障害時に、別に定める制御手順によって制御パル
スが送られて（る。

一方、ロード用のデータ端子４１はフレームカウンタ４
２の段数に等しいデータ数をロードするためのロード用
データを与えておくためのものであり、このロード用デ
ータは例えばロード制御端子４０にパルスが加えれら、
Ｎビット後に基準フレーム位相の分配線路２６に基準パ
ルスが出るようにするときは、Ｎビット前のカウンタの
状態をセットしてお（必要がある。

ロード制御端子４０に制御パルスが加れられると、フレ
ームカウンタ４２はロード用のデータ端子４１のデータ
をロードし、次のクロシフパルスからカウントを開始し
、初期設定された位相に一致したフレーム同期パルスを
出力する。

第４図のような構成にすると、局内フレーム供給袋で基
準フレーム位相を制御して供給する必要がないので、局
内フレーム移相供給装置８を簡単に構成できる利点を有
する。

また、基準フレーム位相発生制御線３７に制御パルスが
加えられない限り、フレームカウンタ４２の出力によっ
て基準フレーム位相が定常的に加えられるので、フレー
ム同期回路２７のフレーム位相が何らかの原因で変動し
たときも安定な基準フレーム位相を供給できる利点があ
る。

第７図、第８図は、それぞれ第４図の遅延回路３６の他
の実施例を示したもので、第５図と同一４符号のものは
同一のものを示しており、また４４は遅延線、４５はタ
イミング回路、４６はシフトレジスタである。

第７図において、遅延線４５は基準フレーム位相を局内
統一クロックでリタイミングする回路であり、また第７
図、第８図の遅延。

回路の遅延量は第５図のＮビットに対応する量だけ必要
である。

以上のような遅延回路を用いることにより、きわめて簡
単な回路によって基準フレーム位相を供給することがで
きる利点がある。

第９図は、本発明のフレーム位相同期装置の他の実施例
を示したもので、局内伝送方式としてフレーム同期信号
をデータと区別できるように波形変換規則を変えるバイ
ポーラバイオレーションによって伝送する方式を用いて
いる。

第９図におい。て、第４図と同一符号のものは同一のも
のを示しており、また４７．４Ｂはバイポーラ符号の正
側・負側の識別回路、４９はＲＳフリップフロップ、５
０はＤフリップフロップ、５１はアンドゲート、５２は
オアゲートである。

次に、この実施例の動作を第１０図のタイムチャートに
より説明する。

局内伝送線路２２で局内に伝送されてきた符号列はフレ
ーム同期信号の位置で、第１０図の斜線を施した符号を
含んでいる。

これは本来のバイポーラ規則を乱しているので、この不
規則性はＲＳフリップフロップ４９およびＤフリップフ
ロッグ５０で得た出力によりアンドゲート５１、オアゲ
ート５２で検出される。

このようにしてフレーム同期信号は簡単な回路で得るこ
とができるので、局内位相同期回路はフレーム同期信号
を分離し易い形で伝送する局内伝送方式と一体化して構
成することにより、回路規模の少ない、経済的な方式を
実現することができる。

このような目的に合う局内伝送方式としては、第１０図
に示したバイポーラバイオレーションの他に、フレーム
同期信号をデータと異なる波形で伝送する方式を用いて
も、第９図と同様に簡単な回路で実現できる。

以上説明したように、本発明によれば、２進）ζルス伝
送において、まず局内の入側で局内統一タイミングによ
りフレーム位相同期を行なう。

これにより局間の大きな遅延変動が吸収されるため、局
内で発生する遅延のばらつきは数ビツト程度の少ないも
のである。

しかもこの遅延のばらつきは算定することが可能である
。

したがって、この遅延のばらつきに対して位相余裕を持
たせた形で読み出しのフレーム位相即ち基準フレーム位
相を設定できる。

そして本発明はそのような基準フレーム位相の設定によ
りエラスチックメモリの入出力のフレーム位相が競合す
ることがないため、入出力フレーム位相差の検出回路を
必要とせずに、スリップ発生のない局内の位相同期をと
ることが可能である。

本発明はこのようにして、１ビット以上の位相偏差およ
び１ビツト以下の位相偏差を同時にかつ自動的に吸収し
て位相同期できるので、建設時の調整や保守が容易にな
る利点がある。

従って本発明はディジタル統合網における局内位相同期
方式に適している。

また局内伝送のためにフレーム同期信号を分離し易いよ
うにデータとの規則性を変え、また波形を変える方式と
前述の局内位相同期方式を組み合わせて用いることによ
り、局内位相同期装置の回路規模が小さくなり、経済的
な局内位相同期方式を実現できる利点がある。

【図面の簡単な説明】

第１図は、従来の局内位相同期方式の構成図、第２図は
、本発明の一実施例の構成図、第３図は、第２図の局内
位相同期関係を説明した図、第４図は、本発明の他の実
施例の構成図、第５図は、第４図の遅延回路の一実施例
構成図、第６図は、第５図の動作を説明するタイムチャ
ート、第７図、第８図は、第４図の遅延回路の他の実施
例の構成図、第９図は、本発明の更に他の実施例で、局
内伝送と局内位相同期方式を一体化した構成図、第１０
図は、第９図の動作を説明するためのタイムチャートで
ある。 １・・・・・・局舎外、２・−・・・・局舎内、３・・
・・・・端局中継器、４・・・・・・フレーム位相同期
装置、５・・・・・・局内クロック供給装置、６・・・
・・・局内フレーム位相供給装置、７・・・・・・位相
同期装置、８・・・・・・局内クロック供給装置、９・
・・・・・波形整形回路、１０・・・・・・等化増幅器
、１１・・・・・・クロック抽出回路、１２・・・・・
・識別回路、１３・・・・・・可変遅延線、１４・・・
・・・リタイミング回路、１５・・・・・・フレーム同
期信号抽出回路、１６・・・・・・シフトレジスタ、１
７・・・・・・ストラップ端子、１８〜２４・・・・・
・局内線路、２５・・・・・・波形整形回路、２６・・
・・・・基準フレーム位相分配線路、２７・・・・・・
フレーム同期信号抽出回路、２８・・・・・・書込アド
レスカウンタ、２９・・・・・・読出しアドレスカウン
タ、３０．３１・・・・・・デコーダ、３２・・−・・
・書込セレクタ、３３・・・・・・読出しセレクタ、３
４・・・・・・メモリ、３５・・・・・・オアゲート、
３６・・・・・・遅延回路、３７・・・・・・基準フレ
ーム位相発生制御線、３８・・・・・・可変遅延回路、
３９・・・・・・アンド回路、４０・・・・・・ロード
制御端子、４１・・・・・・ロード用データ端子、４２
・・・・・・フレームカウンタ、４３・・・・・・ナン
ド回路、４４・・・・・・遅延線、４５・・・・・・リ
タイミング回路、４６・・・・・・シフトレジスタ、４
７，４８・・・・・・識別回路、４９・・・・・・ＲＳ
フリップフロップ、５０・・・・・・Ｄフリップフロッ
プ、５１・・・・・・アンドゲート、５２・・・・・・
オアゲート。

Claims (1)

1. 【特許請求の範囲】 １ 局内で同期的に動作するディジタル装置に対してフ
   レーム位相同期化させる系において、局内伝送線路長の
   ばらつきによって生ずる受信側でのフレーム位相差を吸
   収するための書込み・読出し。 を独立に制御できるメモリを有し、前記メモリの書込み
   ・読出し制御は受信信号の位相に同期したクロックおよ
   び受信信号から抽出したフレーム同期信号を用いてデー
   タをメモリに書き込み、一方、局内統一クロックと、位
   相同期化すべき回線束の。 フレーム位相変動幅を吸収できるように設定する基準フ
   レーム位相とを局内のタイミング信号を供給するための
   装置から受け、前記クロックと前記位相を用いて読出し
   を行なうことを特徴とする局内位相同期方式。 ２ 局内で同期的に動作するディジタル装置に対してフ
   レーム位相同期化させる系において、局内伝送線路長の
   ばらつきによって生ずる受信側でのフレーム位相差を吸
   収するための書込み一読出しを独立に制御できるメモリ
   を有し、前記メモリの書込み・読出し制御は受信信号の
   位相に同期したクロックおよび受信信号から抽出したフ
   レーム同期信号を用いてデータをメモリに書込み、一方
   局内にタイミング信号を供給するための装置より供給さ
   れる局内統一クロックと、位相同期化すべき回線束のう
   ちの任意の１回線のフレーム位相同期を基準にしてフレ
   ーム位相変動幅よりも大きな遅延を持つ遅延回路を通過
   させて作った基準フレーム位相とを用いて読出しを行な
   うことを特徴とする局内位相同期方式。 ３ 局内で同期的に動作するディジタル装置に対してフ
   レーム位相同期化させる系において、局内伝送線路長の
   ばらつきによって生ずる受信側でのフレーム位相差を吸
   収するための書込み・読出しを独立に制御できるメモリ
   を有し、前記メモリの書込み・読出し制御は受信信号の
   位相に同期したクロックおよび受信信号から抽出したフ
   レーム同期信号を用いてデータをメモリに書き込み、一
   方、局内統一クロックと、位相同期化すべき回線束のフ
   レーム位相変動幅を吸収できるように設定する基準フレ
   ーム位相とを用いて読出しを行なう局内位相同期方式と
   、データの符号伝送上の規則性を乱したり、データとフ
   レーム同期信号の伝送波形を変えることによりフレーム
   同期信号の分離が容易な局内伝送方式とを組合わせるこ
   とによって、局内位相同期装置の回路規模を小さくした
   ことを特徴とする局内位相同期方式。