JPS58168143A - 入力条件セレクタ付順序回路 - Google Patents
入力条件セレクタ付順序回路Info
- Publication number
- JPS58168143A JPS58168143A JP57050776A JP5077682A JPS58168143A JP S58168143 A JPS58168143 A JP S58168143A JP 57050776 A JP57050776 A JP 57050776A JP 5077682 A JP5077682 A JP 5077682A JP S58168143 A JPS58168143 A JP S58168143A
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- Japan
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- input
- selector
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- Engineering & Computer Science (AREA)
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- Computational Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−）発明の技術分野
本発明は続出専用メモリ（以下ＲＯＭと称す）と７リツ
プフロツプ（以下ＦＦＦと称す）で構成され該ＦＦの出
力が現状態の出力で、これと複数ビットの入力条件ｔ＃
ＲＯＭＫ入力し、その出力が次の状態の出力となる順序
回路に係り、咳複数ビットの入力条件の内、所定Ｏ１ピ
ッ）０状態により、次Ｏ状態Ｏ出力を指定出来る場合、
ＲＯＭ０容量を少さく出来、−順序回路を安価に出来る
入力条件セレタタ付履序回路に関する〇 伽）従来技術と間鴫点 第１図は従来例Ｏ順序回路のブロック図である。
プフロツプ（以下ＦＦＦと称す）で構成され該ＦＦの出
力が現状態の出力で、これと複数ビットの入力条件ｔ＃
ＲＯＭＫ入力し、その出力が次の状態の出力となる順序
回路に係り、咳複数ビットの入力条件の内、所定Ｏ１ピ
ッ）０状態により、次Ｏ状態Ｏ出力を指定出来る場合、
ＲＯＭ０容量を少さく出来、−順序回路を安価に出来る
入力条件セレタタ付履序回路に関する〇 伽）従来技術と間鴫点 第１図は従来例Ｏ順序回路のブロック図である。
図中、ｌはＲＯＭ、２０ｄＦＦ１１〜ＮｔｉＮビツトの
入力条件、ムは現状態の出力、Ｂは次の状態の出力を示
す〇 順序回路としては、現状態の出力Ａ及び次の状態の出力
は亀ビットで構成されてお〕、又、入力条件はＮビット
で構成されている０又現状態の出カムと、Ｎビットの入
力条件ｔＲＯＭＩＯＫ入力すると、ＲＯＭｌ０の出力Ｂ
は次の状態を示すようになっており、クロックによ−Ｉ
、ＦＦ２０に入力した信号が次々と出力され、出力が１
１次状態遷移するようになっている＠ この―作０Ｊ）ＫはＲＯＭｌ０の容量は、入力としては
ｎ（出カムＯ信号のビット数）十Ｎ（入力条件のビット
数）ビットで、出力としてＦｉｎ（出力Ｂの信号のビッ
ト数）ビットであゐので、ｆｉＸ２（ｍ十Ｎ）ビット必
要とな如、入力条件ビットａＮが多くなると大容量のＲ
ＯＭ又は多数のＲＯＭが必ｌ！になり、尚価となり、ひ
いては順序回路が高価となる欠点・がめる〇 （ｃ） 発明の目的 本発明の目的は、上記の欠点をなくシ、複数ビットＯ入
力条件の内、所定の１ビツトの状１１により、次の状轢
の出力を指定出来る場合、ＲＯＭの春量を小さく出来、
順序回路を安価に出来る人力条件セレクタ付順序回路の
提供にある。
入力条件、ムは現状態の出力、Ｂは次の状態の出力を示
す〇 順序回路としては、現状態の出力Ａ及び次の状態の出力
は亀ビットで構成されてお〕、又、入力条件はＮビット
で構成されている０又現状態の出カムと、Ｎビットの入
力条件ｔＲＯＭＩＯＫ入力すると、ＲＯＭｌ０の出力Ｂ
は次の状態を示すようになっており、クロックによ−Ｉ
、ＦＦ２０に入力した信号が次々と出力され、出力が１
１次状態遷移するようになっている＠ この―作０Ｊ）ＫはＲＯＭｌ０の容量は、入力としては
ｎ（出カムＯ信号のビット数）十Ｎ（入力条件のビット
数）ビットで、出力としてＦｉｎ（出力Ｂの信号のビッ
ト数）ビットであゐので、ｆｉＸ２（ｍ十Ｎ）ビット必
要とな如、入力条件ビットａＮが多くなると大容量のＲ
ＯＭ又は多数のＲＯＭが必ｌ！になり、尚価となり、ひ
いては順序回路が高価となる欠点・がめる〇 （ｃ） 発明の目的 本発明の目的は、上記の欠点をなくシ、複数ビットＯ入
力条件の内、所定の１ビツトの状１１により、次の状轢
の出力を指定出来る場合、ＲＯＭの春量を小さく出来、
順序回路を安価に出来る人力条件セレクタ付順序回路の
提供にある。
（Ｉ＃ 発明の構成
本発明は上記の目的を連成するために％ＲＯＭとＦＦで
構成され、該Ｆ Ｆの出力が現状！ＩＩＯ出力で、これ
と、複数ビットの入力条件ｔ％咳ＲＯＭに入力し、その
出力が次の状態の出力と表る順序□ 回路において、該複数ピッ）Ｏ人力条件の中から所定の
１ビツトを選択するセレクタと、この選択をする丸めの
選択信号を出力する手段を鍍ＲＯＭに設け、選択された
ｌビ、）會該ＲＯＭの人力条件とすることによシ該ＲＯ
Ｍの容量を大巾に減少出来ることを特徴とする０ （−発明の実施例 以下重電１ｌｏｔ実施例につ電図に従って説明する。第
２ｍは重電ｌＩＣ実施例の入力条件セレクタ付−序Ｉ回
路のブロック図である０ 図中第１Ｉｍと同一機能のものは同一記号で示す０１０
’はＲＯＭ、２０’はＦＦ、３０は＊Ｖｐｐを示す。
構成され、該Ｆ Ｆの出力が現状！ＩＩＯ出力で、これ
と、複数ビットの入力条件ｔ％咳ＲＯＭに入力し、その
出力が次の状態の出力と表る順序□ 回路において、該複数ピッ）Ｏ人力条件の中から所定の
１ビツトを選択するセレクタと、この選択をする丸めの
選択信号を出力する手段を鍍ＲＯＭに設け、選択された
ｌビ、）會該ＲＯＭの人力条件とすることによシ該ＲＯ
Ｍの容量を大巾に減少出来ることを特徴とする０ （−発明の実施例 以下重電１ｌｏｔ実施例につ電図に従って説明する。第
２ｍは重電ｌＩＣ実施例の入力条件セレクタ付−序Ｉ回
路のブロック図である０ 図中第１Ｉｍと同一機能のものは同一記号で示す０１０
’はＲＯＭ、２０’はＦＦ、３０は＊Ｖｐｐを示す。
入力条件はＮビットで構成されていても、其の内の１ビ
ツトの状態を見て、次の状態の出力を指定出来る場合が
非常に多−〇＊斃明はこのような場合に対処するもので
ある口 ＲＯＭ １０’には現状態において、次の状ｍを決定す
るための必ｌｉ１条件としてＮビットの入力秦ビ 件のうちｊＯビット（例えば、入力条件１−Ｎ。
ツトの状態を見て、次の状態の出力を指定出来る場合が
非常に多−〇＊斃明はこのような場合に対処するもので
ある口 ＲＯＭ １０’には現状態において、次の状ｍを決定す
るための必ｌｉ１条件としてＮビットの入力秦ビ 件のうちｊＯビット（例えば、入力条件１−Ｎ。
中２（Ｄビット）を選択するかの選択信号を出力出来る
ようにしておく０この選択信号と入力条件とをセレクタ
３０に入力するととによ〉、Ｎビｙ）の入力条件の内か
ら、所望の１ビツトを１セレクタ３０から出力させる。
ようにしておく０この選択信号と入力条件とをセレクタ
３０に入力するととによ〉、Ｎビｙ）の入力条件の内か
ら、所望の１ビツトを１セレクタ３０から出力させる。
この１ビットｔ−ＲＯＭｌ０’に入力する作、この１ビ
ツトが０＄１かで、次の状態の出力を指定出来る０ このようにすると、ＲＯＭｌ０’への入力ビット数は、
現状態′出力Ａ（Ｄｎビットと上記の１ビｙ）の和、ｎ
＋１ビットとなり、又選択信号は、入力条件ＯＮビット
の内の１）を選択すればよいのでｌｏｇ、Ｎビットでよ
く、ＲＯＭｌ０’の出力は（ｎ＋１ｏｔ會Ｎ）ビットと
なる口従ってＲＯＭｌ０’の容量は（！ｌ ＋１ｏｇｍ
Ｎ） Ｘ ２ （ｍ＋１）となり、入力条件Ｎビットの
ＮＯ増加によるＲＯＭｌ０’の容量の増加は、従来のも
のよりはるかく少さくをるし、Ｎが大きい１その差は大
きい。又Ｎが少さくても、従来の％Ｄよりは少さい０又
入力条件のビット数が多ければ、ＲＯＭ１を作る段階で
ＲＯＭのアドレス空間の多数清新に、同じ状態出力を設
定する必要があり手間がかかるが、この場合は１＊ｈで
すむので手間がかからない０又ＲＯＭの容量増加分とセ
レクタと比較した場合値段としてもセレクタの方がはる
かに安価である◎ （０発明の効果 以上詳細に説明し九如く、本発明によれば、複数ビット
の入力条件の内、所定の１ビツトの状態により、次の状
態の出力を指定出来る場合は％ＲＯＭの容量を大巾に少
さく出来るので、１−序回路を安価に出来る効果がある
。これは入力条件のビット数が多い椙上記の効果は大き
くな纂０
ツトが０＄１かで、次の状態の出力を指定出来る０ このようにすると、ＲＯＭｌ０’への入力ビット数は、
現状態′出力Ａ（Ｄｎビットと上記の１ビｙ）の和、ｎ
＋１ビットとなり、又選択信号は、入力条件ＯＮビット
の内の１）を選択すればよいのでｌｏｇ、Ｎビットでよ
く、ＲＯＭｌ０’の出力は（ｎ＋１ｏｔ會Ｎ）ビットと
なる口従ってＲＯＭｌ０’の容量は（！ｌ ＋１ｏｇｍ
Ｎ） Ｘ ２ （ｍ＋１）となり、入力条件Ｎビットの
ＮＯ増加によるＲＯＭｌ０’の容量の増加は、従来のも
のよりはるかく少さくをるし、Ｎが大きい１その差は大
きい。又Ｎが少さくても、従来の％Ｄよりは少さい０又
入力条件のビット数が多ければ、ＲＯＭ１を作る段階で
ＲＯＭのアドレス空間の多数清新に、同じ状態出力を設
定する必要があり手間がかかるが、この場合は１＊ｈで
すむので手間がかからない０又ＲＯＭの容量増加分とセ
レクタと比較した場合値段としてもセレクタの方がはる
かに安価である◎ （０発明の効果 以上詳細に説明し九如く、本発明によれば、複数ビット
の入力条件の内、所定の１ビツトの状態により、次の状
態の出力を指定出来る場合は％ＲＯＭの容量を大巾に少
さく出来るので、１−序回路を安価に出来る効果がある
。これは入力条件のビット数が多い椙上記の効果は大き
くな纂０
第１図は従来例の順序回路のブロック図、第２図は本発
明の実施例の人力条件セレクタ付順序回路のブロック図
である。 図中１０．１０’は読み出し専用メモリ、２０゜２０′
にＦＦ、３０はセレクタ、１〜ＮはＮビットの入力条件
、Ａは現状態の出力、Ｂは次の状態の出力を示す。
明の実施例の人力条件セレクタ付順序回路のブロック図
である。 図中１０．１０’は読み出し専用メモリ、２０゜２０′
にＦＦ、３０はセレクタ、１〜ＮはＮビットの入力条件
、Ａは現状態の出力、Ｂは次の状態の出力を示す。
Claims (1)
- 続出専用メモリと７リツプ７０ツブで構成され、咳フリ
ップフ′ロップの出力が現状態の出力で、これと、複数
ビットの入力条件を該読出専用メモリに入力し、その出
力が次の状態の出力となる順序回路において、咳複数ビ
ットの入力条件の中から所定の１ビツトを選択するセレ
クタと、この選択をするための選択信号を出力する手段
を該続出専用メモリに設け、選択された１ビツトを該続
出専用メモリの入力条件とすることｔ４黴とする入力条
件セレクタ付順序回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050776A JPS58168143A (ja) | 1982-03-29 | 1982-03-29 | 入力条件セレクタ付順序回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050776A JPS58168143A (ja) | 1982-03-29 | 1982-03-29 | 入力条件セレクタ付順序回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168143A true JPS58168143A (ja) | 1983-10-04 |
| JPH0133849B2 JPH0133849B2 (ja) | 1989-07-17 |
Family
ID=12868229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050776A Granted JPS58168143A (ja) | 1982-03-29 | 1982-03-29 | 入力条件セレクタ付順序回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168143A (ja) |
-
1982
- 1982-03-29 JP JP57050776A patent/JPS58168143A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133849B2 (ja) | 1989-07-17 |
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