JPS58168151A - パイプライン制御形情報処理装置 - Google Patents
パイプライン制御形情報処理装置Info
- Publication number
- JPS58168151A JPS58168151A JP57051689A JP5168982A JPS58168151A JP S58168151 A JPS58168151 A JP S58168151A JP 57051689 A JP57051689 A JP 57051689A JP 5168982 A JP5168982 A JP 5168982A JP S58168151 A JPS58168151 A JP S58168151A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- instruction
- phases
- controller
- type information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数筒の演算装置によって並列処理を行い、こ
れによって実行サイクルを高速化することができる様に
構成したパイプライン制御形情報処理装置に関する。
れによって実行サイクルを高速化することができる様に
構成したパイプライン制御形情報処理装置に関する。
従来、パイプライン制御形情報処理装置において処理速
度をあげるため各マシンサイクル速度をあげる場合には
、各実行フェーズ内で処理しうる情報量が減少するのを
避けるため、命令実行処理過程をさらに細分化してフェ
ーズの数を大幅に増加させていた。しかし、この方法で
Ｕｔべてのフェーズに割当てられる処理時間を均等化す
ることは困−であるため、最も処理時間を長く必要とす
るフェーズに合わせて処理時間を決定していえ。このた
め１％に処理時間の短いフェーズの性能を有効に発揮す
ることができず、・全体として高速処理をすることがで
きなかった。
度をあげるため各マシンサイクル速度をあげる場合には
、各実行フェーズ内で処理しうる情報量が減少するのを
避けるため、命令実行処理過程をさらに細分化してフェ
ーズの数を大幅に増加させていた。しかし、この方法で
Ｕｔべてのフェーズに割当てられる処理時間を均等化す
ることは困−であるため、最も処理時間を長く必要とす
るフェーズに合わせて処理時間を決定していえ。このた
め１％に処理時間の短いフェーズの性能を有効に発揮す
ることができず、・全体として高速処理をすることがで
きなかった。
本発明の目的は並列処理を行うための複数爾の演算器を
、パイプライン制御形情報処理装置の内部に具備するこ
とによって前記欠点を解決し、各フェーズに割当てられ
九実行処理時間を均等化して全体の処理を高速化できる
様に構成し丸パイプライン制御形情報処理装置を提供す
るととにある。
、パイプライン制御形情報処理装置の内部に具備するこ
とによって前記欠点を解決し、各フェーズに割当てられ
九実行処理時間を均等化して全体の処理を高速化できる
様に構成し丸パイプライン制御形情報処理装置を提供す
るととにある。
本発明によるパイプライン制御形情報処理装置は制御器
、複数箇の演算器、ならびに複数箇のセレクタを具備し
、各フェーズに対応する処理時間を均一化して割当てた
ものである。制御器は複数のフェーズを高速タイミング
パルスによって制御するものであり、複数の７エーズは
命令の取出し、オペランドの取出し、オペランドアドレ
スの計算、演算の実行、ならびに結果の格納を含む命令
実行処理過程から成立つ。複数箇の演算器は複数のフェ
ーズのひとつに対応し、演算の実行に％する処理時間を
短縮するために相互に接続してあり、並列処理を行うも
のである。これらの複数箇の演算器を単位ｉシンサイク
ルだけ相互にずらせた位相で動作させ。
、複数箇の演算器、ならびに複数箇のセレクタを具備し
、各フェーズに対応する処理時間を均一化して割当てた
ものである。制御器は複数のフェーズを高速タイミング
パルスによって制御するものであり、複数の７エーズは
命令の取出し、オペランドの取出し、オペランドアドレ
スの計算、演算の実行、ならびに結果の格納を含む命令
実行処理過程から成立つ。複数箇の演算器は複数のフェ
ーズのひとつに対応し、演算の実行に％する処理時間を
短縮するために相互に接続してあり、並列処理を行うも
のである。これらの複数箇の演算器を単位ｉシンサイク
ルだけ相互にずらせた位相で動作させ。
これＫよって各フェーズを高速化して割当てるので処理
を高速化することができる。依って、演算結果が確定す
る時点で複数箇のセレクタを動作させ、各演算器の動作
位相に一致したタイ建ング関係を保持しながら各演算器
からの出方を選択し、高速で並列処理の演算結果を得る
ことができる。
を高速化することができる。依って、演算結果が確定す
る時点で複数箇のセレクタを動作させ、各演算器の動作
位相に一致したタイ建ング関係を保持しながら各演算器
からの出方を選択し、高速で並列処理の演算結果を得る
ことができる。
以下、図面に従って本発明によるパイプライン制御形情
報処理装置を詳細に説明する。第１図は本発明によって
構成したパイプライン制御形情報処理装置の実施例を示
すブロック図である。第１図において命令はフェーズ■
から７エーズ■に分割して実行される。第１図における
１はフェーズ■で命令を実行するためのハードウェアで
あり、璽はフェーズ厘で命令を実行するためのハードウ
ェアであり、■は７エーズ■で命令を実行するためのハ
ードウェアであり、■は７ ｘ −ｘ ｙで命令を実行
するためのハードウェアであり、■はフェーズＶで命令
を実行するためのハードウェアであり：■はフェーズ■
で命令を実行するためのハードウェアである。
報処理装置を詳細に説明する。第１図は本発明によって
構成したパイプライン制御形情報処理装置の実施例を示
すブロック図である。第１図において命令はフェーズ■
から７エーズ■に分割して実行される。第１図における
１はフェーズ■で命令を実行するためのハードウェアで
あり、璽はフェーズ厘で命令を実行するためのハードウ
ェアであり、■は７エーズ■で命令を実行するためのハ
ードウェアであり、■は７ ｘ −ｘ ｙで命令を実行
するためのハードウェアであり、■はフェーズＶで命令
を実行するためのハードウェアであり：■はフェーズ■
で命令を実行するためのハードウェアである。
フェーズＩ〜■では次の動作を行う。す々わち。
フェーズＩ：命令用の第１のバッファメモリからの命令
の取出し フェーズｌ：命令レジスタからのオペランドの読出し、
およびキャッシュメモリ 内のオペランドアドレスの計算 フェーズＩＩ：キャッシュメモリからのオペランドの続
出し フェーズ■：乗算の実行 フェーズ■；加算の実行 フェーズ■：結果の格納 である。第１図において本実施例のパイプライン制御形
情報処理装置は命令“用の第１のバッファメモリ８、命
令−を保持するための命令レジスタｌＯ１同時に独立な
２語を読出すことができる汎用レジスタ３、アドレス加
算器４、汎用レジスタ３の内容を続出して保持する丸め
の第１および第２のバッファレジスタ１１．１２、アド
レス加算結果を保持するための第３のバッファレジスタ
１３．第３のバッファレジスタ１３に保持されたアドレ
スに従ってアクセスされるキャッシュメモリ５、キャッ
シュメモリ５より読出された内容か第２のバッファレジ
スタ１２の内容かを選択する第１のセレクタ２１．第１
のバッファレジスタ１１の内容を受ける第４シよび第６
のバッファレジスタ１４．１６．第１のセレクタ２１の
出力を受ける第５および第７のバッファレジスタ１５゜
１７、第４および第６のバッファレジスタの内容間で乗
算を行う第１の乗算器ｌ、第６および第７のバッファレ
ジスタの内容間で乗算を行う第２の乗算器２、第１また
け第２の乗算器１．２の出力を選択するための第２シよ
び第３のセレクタ２２．２３．それぞれ第２および第３
のセレクタ２２．２３の出力を受けるための第８および
第９のバッファレジスタ１８．１９、第８および縞９の
バッファレジスタ１８．１９に保持された内容を加算す
るための加算器−１加算器６の出力を保持するための第
１Ｏのバッファレジスタ２０、第１Ｏのバッファレジス
タ２０に保持された内容を記憶するための第２のバッフ
ァメモリ９、ならびに制御器７から成立つ。制御器７は
命令レジスタ１０、ならびに第１〜第１Ｏのバッファレ
ジスタ１１．１２．１３ 、１４．１５．１６．１７．
１８．１９．２０にロード信号を与え、第２および第３
のセレクタ２２．２３にセレクト信号を与える。第１お
よび第２の乗算９１．２の処理時間は加算器６に比べて
はソ２倍である。第１〜第１Ｏのバッフアレシス−１１
，１２，１３，１４，ＩＬＩＬ１７．１８．１９．２０
にはロード信号の立上りで入力データがロードされる。
の取出し フェーズｌ：命令レジスタからのオペランドの読出し、
およびキャッシュメモリ 内のオペランドアドレスの計算 フェーズＩＩ：キャッシュメモリからのオペランドの続
出し フェーズ■：乗算の実行 フェーズ■；加算の実行 フェーズ■：結果の格納 である。第１図において本実施例のパイプライン制御形
情報処理装置は命令“用の第１のバッファメモリ８、命
令−を保持するための命令レジスタｌＯ１同時に独立な
２語を読出すことができる汎用レジスタ３、アドレス加
算器４、汎用レジスタ３の内容を続出して保持する丸め
の第１および第２のバッファレジスタ１１．１２、アド
レス加算結果を保持するための第３のバッファレジスタ
１３．第３のバッファレジスタ１３に保持されたアドレ
スに従ってアクセスされるキャッシュメモリ５、キャッ
シュメモリ５より読出された内容か第２のバッファレジ
スタ１２の内容かを選択する第１のセレクタ２１．第１
のバッファレジスタ１１の内容を受ける第４シよび第６
のバッファレジスタ１４．１６．第１のセレクタ２１の
出力を受ける第５および第７のバッファレジスタ１５゜
１７、第４および第６のバッファレジスタの内容間で乗
算を行う第１の乗算器ｌ、第６および第７のバッファレ
ジスタの内容間で乗算を行う第２の乗算器２、第１また
け第２の乗算器１．２の出力を選択するための第２シよ
び第３のセレクタ２２．２３．それぞれ第２および第３
のセレクタ２２．２３の出力を受けるための第８および
第９のバッファレジスタ１８．１９、第８および縞９の
バッファレジスタ１８．１９に保持された内容を加算す
るための加算器−１加算器６の出力を保持するための第
１Ｏのバッファレジスタ２０、第１Ｏのバッファレジス
タ２０に保持された内容を記憶するための第２のバッフ
ァメモリ９、ならびに制御器７から成立つ。制御器７は
命令レジスタ１０、ならびに第１〜第１Ｏのバッファレ
ジスタ１１．１２．１３ 、１４．１５．１６．１７．
１８．１９．２０にロード信号を与え、第２および第３
のセレクタ２２．２３にセレクト信号を与える。第１お
よび第２の乗算９１．２の処理時間は加算器６に比べて
はソ２倍である。第１〜第１Ｏのバッフアレシス−１１
，１２，１３，１４，ＩＬＩＬ１７．１８．１９．２０
にはロード信号の立上りで入力データがロードされる。
第２および第３のセレクタ２２．２３ではセレクト信号
の状態が００時に第１の乗算器１の出力を選択し、セレ
クト信号の状態が１の時に第２の乗算器２の出力を選択
する。第１図に示したパイプライン制御形情報処理装置
の動作タイミングを第２図に示す。１１４２図において
、（１）はマシンサイクル、（２）は第１のロード信号
−（３）は第２のロード信号、（４）は第３のロード信
号、（５）はセレクト信号、（６）〜（９）は命令Ａ〜
命令りの実行フェーズである。第２図（６）および（８
）において、ｆＶ（乗算器ｌ）はフェーズ■で第１の乗
算器ＩＫよって演算が実行される事を示す。第２図（７
）および（９）において、ｆｆ（乗算器２）はフェーズ
■で第２の乗算器２によって演算が実行される事を示す
。以下に第１図と第２図を参照して各フェーズの実行を
考察する。マシンサイクルｌで命令人のフェーズＩが実
行され、命令Ａは第１のバッファレジスタ８から取出さ
れる。
の状態が００時に第１の乗算器１の出力を選択し、セレ
クト信号の状態が１の時に第２の乗算器２の出力を選択
する。第１図に示したパイプライン制御形情報処理装置
の動作タイミングを第２図に示す。１１４２図において
、（１）はマシンサイクル、（２）は第１のロード信号
−（３）は第２のロード信号、（４）は第３のロード信
号、（５）はセレクト信号、（６）〜（９）は命令Ａ〜
命令りの実行フェーズである。第２図（６）および（８
）において、ｆＶ（乗算器ｌ）はフェーズ■で第１の乗
算器ＩＫよって演算が実行される事を示す。第２図（７
）および（９）において、ｆｆ（乗算器２）はフェーズ
■で第２の乗算器２によって演算が実行される事を示す
。以下に第１図と第２図を参照して各フェーズの実行を
考察する。マシンサイクルｌで命令人のフェーズＩが実
行され、命令Ａは第１のバッファレジスタ８から取出さ
れる。
マシンサイクル２．ならびにマシンサイクル３でそれぞ
れ命令人のフェーズ■、ならびにフェーズ量が実行され
、演算に必要な命令人のオペランドが信号線１０８ 、
１１２ Ｋｌ！出される。マシンサイクル４で命令人の
フェーズ■が実行され、制御器７からの第２のロード信
号の立上り位相で信号線１０８．１１２上のオペランド
はそれぞれ第４シよび第５のバッファレジスタ１４．１
５に取込まれ、第１の乗算器ｌが乗算を開始する。
れ命令人のフェーズ■、ならびにフェーズ量が実行され
、演算に必要な命令人のオペランドが信号線１０８ 、
１１２ Ｋｌ！出される。マシンサイクル４で命令人の
フェーズ■が実行され、制御器７からの第２のロード信
号の立上り位相で信号線１０８．１１２上のオペランド
はそれぞれ第４シよび第５のバッファレジスタ１４．１
５に取込まれ、第１の乗算器ｌが乗算を開始する。
いっぽう、マシンサイクル４では命令Ｂのフェーズ■も
実行され、命令Ｂのオペランドが信号線ｔｏｓ、ｔｔｚ
上へ取出される。マシンサイクル５では第３のロード信
号が立上′るため、命令Ｂのオペランドが第６および第
７のバッファレジスタ１６．１７に取込まれ、第２の乗
算器２Ｆｉフエーズ■の乗算を開始する。論っぽう、第
１の乗算器ｌは命令Ａのフェーズ■を終了し、演算結果
を信号線１１７．１１８上に出力している。信号ｆＩｓ
１２８上のセレクト信号によって、第シおよび第３のセ
レクタ２２．２３は第１の乗算器ｌの出力を選択する。
実行され、命令Ｂのオペランドが信号線ｔｏｓ、ｔｔｚ
上へ取出される。マシンサイクル５では第３のロード信
号が立上′るため、命令Ｂのオペランドが第６および第
７のバッファレジスタ１６．１７に取込まれ、第２の乗
算器２Ｆｉフエーズ■の乗算を開始する。論っぽう、第
１の乗算器ｌは命令Ａのフェーズ■を終了し、演算結果
を信号線１１７．１１８上に出力している。信号ｆＩｓ
１２８上のセレクト信号によって、第シおよび第３のセ
レクタ２２．２３は第１の乗算器ｌの出力を選択する。
マシンサイクル６では第２および第３のセレクタ２２．
２３で選択された命令Ａの演算結果を第８および第９の
バッファレジスタ１８．１９に取込み、加算器６は７エ
ーズ■の加算を実行する。この時、第２の乗算器２は命
令Ｂの７エーズ■を実行し、演算結果は信号線１１９゜
１２０上に出力される。第２および第３のセレクタ２２
、２３はこれらの演算結果を選択する。同時に、命令
Ｃのオペランドは第２のロード信号によって第４および
第５のバッファレジスタ１４゜１５にセットされ、乗算
器ｌは命令Ｃのフェーズ■を開始する。マシンサイクル
７では命令Ａのフェーズ■が実行され、命令人の演算結
果は第１００バツフアレジスタ２０にセットサレ、続イ
て第２のバッファメモリ１１に記憶される。いっぽう、
第２および第３のセレクタ２２．２３ で選択された命
令Ｂの乗算結果は第８および第９のバッファレジスタ１
８．１９にセットされ、加算器６はフェーズＶを実行し
て加算を行う。この時、第１の乗算器ＩＫよって命令Ｃ
のフェーズ■が演算され、乗算結果は第２および第３の
セレクタ２２．２３によって選択される。以下、同様に
して命令が繰返して実行される。上記一連の命令の実行
［Ｔｈいては一７エーズＩＶＫ対して他のフェーズの２
倍の処理時間を要するが、みかけ上輪のフェーズと同様
な高速処理を行う様にサイクル時間を設定しである。
２３で選択された命令Ａの演算結果を第８および第９の
バッファレジスタ１８．１９に取込み、加算器６は７エ
ーズ■の加算を実行する。この時、第２の乗算器２は命
令Ｂの７エーズ■を実行し、演算結果は信号線１１９゜
１２０上に出力される。第２および第３のセレクタ２２
、２３はこれらの演算結果を選択する。同時に、命令
Ｃのオペランドは第２のロード信号によって第４および
第５のバッファレジスタ１４゜１５にセットされ、乗算
器ｌは命令Ｃのフェーズ■を開始する。マシンサイクル
７では命令Ａのフェーズ■が実行され、命令人の演算結
果は第１００バツフアレジスタ２０にセットサレ、続イ
て第２のバッファメモリ１１に記憶される。いっぽう、
第２および第３のセレクタ２２．２３ で選択された命
令Ｂの乗算結果は第８および第９のバッファレジスタ１
８．１９にセットされ、加算器６はフェーズＶを実行し
て加算を行う。この時、第１の乗算器ＩＫよって命令Ｃ
のフェーズ■が演算され、乗算結果は第２および第３の
セレクタ２２．２３によって選択される。以下、同様に
して命令が繰返して実行される。上記一連の命令の実行
［Ｔｈいては一７エーズＩＶＫ対して他のフェーズの２
倍の処理時間を要するが、みかけ上輪のフェーズと同様
な高速処理を行う様にサイクル時間を設定しである。
本発明を適用しない場合には、フェーズＩ。
１．１．Ｖ、および■に対してもフェーズ■と同様に処
理時間を長く設定しなければならないので、約２倍の処
理時間を要することは勿論であるＯ 本発明は以上説明した様に、・複数のフェーズを制御す
る制御器と、複数環の演算器と、複数−のセレクタとを
具備してパイプライン制御形情報処理装置を構成し、各
フェーズに対する処理時間を均等化して割当てるととＫ
より、処理時間の長いフェーズに対してもみかけ上処理
時間の短いフェーズと同様な高速処理を行う様にサイク
ル時間を設定でき、命令の実行速度を実効的に高めるこ
とが可能であると云う効果がある。
理時間を長く設定しなければならないので、約２倍の処
理時間を要することは勿論であるＯ 本発明は以上説明した様に、・複数のフェーズを制御す
る制御器と、複数環の演算器と、複数−のセレクタとを
具備してパイプライン制御形情報処理装置を構成し、各
フェーズに対する処理時間を均等化して割当てるととＫ
より、処理時間の長いフェーズに対してもみかけ上処理
時間の短いフェーズと同様な高速処理を行う様にサイク
ル時間を設定でき、命令の実行速度を実効的に高めるこ
とが可能であると云う効果がある。
第１は本発明によるパイプライン制御形情報処理装置の
実施例を示すブロック図、４２図は第１図に示すパイプ
ライン制御形情報処理装置の処理過程を示すタイミング
図である。・ｌ、 ・・・乗算器 ３・・・汎用レ
ジスタ４・・・アドレス加算器 」・・・キャッシュメ
モリ６・・・加算器 ７・・・制御器８．９・
・・バッフアメ篭り １０−・・命令レジスタ １１．１２，１３，１４．１５．１６．１７．１８．１
９．２０・・・バッファレジスタ ２１．２Ｌ２Ｂ・・・セレクタ １０１〜ｉｚｓ・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
実施例を示すブロック図、４２図は第１図に示すパイプ
ライン制御形情報処理装置の処理過程を示すタイミング
図である。・ｌ、 ・・・乗算器 ３・・・汎用レ
ジスタ４・・・アドレス加算器 」・・・キャッシュメ
モリ６・・・加算器 ７・・・制御器８．９・
・・バッフアメ篭り １０−・・命令レジスタ １１．１２，１３，１４．１５．１６．１７．１８．１
９．２０・・・バッファレジスタ ２１．２Ｌ２Ｂ・・・セレクタ １０１〜ｉｚｓ・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 命令の取出し・オ″７″′ドや取出し・オゝランドアド
レスの計算、演算の実行、ならびに結果の格納を含む命
令実行処理過程を複数のフェーズに分割して実行をする
手段を具備したパイプライン制御形情報処理装置におい
て、前記複数のフェーズを高速タイミングパルスによっ
て制御するための制御器と、前記複数のフェーズのひと
つに対応し、且つ、前記演算の実行に要する処理時間を
短縮するために相互に接続してあって並列処理を行うた
めの複数筒の演算器と、前記制御器の指示によって前記
複数筒の演算装置の出力を選択するための複数筒のセレ
クタとを具備し、前記複数のフェーズのそれぞれに対応
する処理時間を均等化して割当てて構成したことを特徴
とするパイプライン制御形情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051689A JPS58168151A (ja) | 1982-03-30 | 1982-03-30 | パイプライン制御形情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051689A JPS58168151A (ja) | 1982-03-30 | 1982-03-30 | パイプライン制御形情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168151A true JPS58168151A (ja) | 1983-10-04 |
Family
ID=12893861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051689A Pending JPS58168151A (ja) | 1982-03-30 | 1982-03-30 | パイプライン制御形情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168151A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193045A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | パイプライン演算装置 |
| JPS60201442A (ja) * | 1984-03-26 | 1985-10-11 | Nec Corp | デ−タ処理装置 |
| JPS61241832A (ja) * | 1985-04-15 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン式プロセツサ |
| JPH0328898A (ja) * | 1989-06-26 | 1991-02-07 | Pioneer Electron Corp | データ処理装置 |
-
1982
- 1982-03-30 JP JP57051689A patent/JPS58168151A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193045A (ja) * | 1984-03-14 | 1985-10-01 | Nec Corp | パイプライン演算装置 |
| JPS60201442A (ja) * | 1984-03-26 | 1985-10-11 | Nec Corp | デ−タ処理装置 |
| JPS61241832A (ja) * | 1985-04-15 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン式プロセツサ |
| JPH0328898A (ja) * | 1989-06-26 | 1991-02-07 | Pioneer Electron Corp | データ処理装置 |
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