JPS61241832A - パイプライン式プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 下記の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ６従来技術 Ｃ６発明が解決しようとする問題点 り、問題点を解決するための手段 Ｅ、実施例 Ｅ−１，用語集 Ｅ−２，プロセッサのハードウェア機構Ｅ−６，割込み
アーキテクチャ Ｅ−４，命令セット Ｅ−５，付加的なプロセッサ機構 Ｅ−６，付　表 Ａ、産業上の利用分野 本発明は一般的にはデータ処理システム、特にフーリエ
変換、ディジタル・フィルタ、圧縮符号化等の高速の、
反復的な計算を行なうのに適合したディジタル信号処理
コンピュータに関する。

Ｂ、従来技術 従来、種々の高速信号プロセッサが存在している。例え
ば米国特許第４０４１４６１号は、そのような設計の１
つを説明している。それは、信号処理アルゴリズムを実
行できるだけでなく、後処理及び表示フォーマツティン
グ機能を行なう事もできる汎用の高速プロセッサである
。このプロセッサは、パイプライン方式のアーキテクチ
ャを用いて設計され、バルク記憶装置、作業用記憶装置
及び算術演算要素制御記憶装置に接続された別個の記憶
装置、制御装置を用いている。算術演算プロセッサに加
えて余分の制御プロセッサを付加すると良い特性が得ら
れるが、単一の回路チップ上に容易に収容できるよシも
多くのスペース及び複雑性を必要とする可能性がある。

また、コスト及び相互接続の複雑さを、好ましくない程
度にまで上昇させる。

もう１つの従来技術は、米国特許第４４５８４８８号で
ある。ここでデータ処理システムは、ホス１−ＣＰＵ及
びホスト主記憶に接続されたスレーブ・コンピュータを
有しておシ、２つのコンピュータはホスト主記憶のＤＭ
Ａを通じてインターフェースされる。２台の別個のコン
ピュータを使用する事は、信号源における直接的な処理
が望ましい多くの例の下での信号処理に役立たない。

もう１つの従来技術は、米国特許第４５９５４６８号で
ある。ここでは複数の並列なパイプライン方式のプロセ
ッサ及び特に５つの独立にプログラム可能なサブシステ
ムが、同時的動作のために設計されている。それが半導
体の１つのチップの上に集積可能であるにもかかわらず
、付加的な複雑さ及びコストは、それをよシ望ましくな
いものにしている。また５つの同時的に可能な機能は、
より汎用的な割込み駆動の機械及び割込み駆動の機械に
伴なうプログラム可能に制御できる機能に役立たない。

もう１つの従来技術は、米国特許第４２７０１８１号で
ある。ここでは別個のパイプラインがアーキテクチャ的
に含まれていて、それらは条件付データ以外のデータに
対して、一連の動作を行なうための主パイプライン及び
条件付データを処理するための第２パイプラインよシ成
シ、２つのパイプラインは同期的に動作する。

最後に、米国特許第４０２５７７１号は別の型のパイプ
ライン式アーキテクチャを説明している。

ここでは算術演算ユニットにおける命令実行のオーバー
ラツプが、カスケード式に接続された複数のレジスタに
一連の命令をステップ式に移動させ、１つ以上のデータ
処理経路中の対応する段階の制御のために、レジスタ中
の各命令を別々にデコードする事によって行われている
。各段階は、制御されるパイプライン中に１つのレジス
タを外見上有し、各段階毎に別個のデコーディング・レ
ジスタが存在する。これはデータのブロック又は配列に
対する高度に反復的で構造化された動作を促進するが、
割込み駆動式の機械又は望ましいコストの削減や単純化
には役立たない。

各々の制御レベルが対応する処理レベルに結合された、
直列に結合された制御レベルという基本的概念も米国特
許第５１８７５５９１号に示されている。これはプログ
ラム可能な算術演算制御装置及び制御装置により制御さ
れるパイプライン式算術演算ユニットヲ含む。２つの別
個の制御装置、即ち算術演算制御装置及び処理制御装置
は、複雑であり、割込み処理機械を容易にしない。

Ｃ０発明が解決しようとする問題点 従来技術の前述の欠点を考慮すると、本発明の目的は、
単一の装置が割込み駆動モードで、完全にパイプライン
化された命令及びデータ・フローを制御する事のできる
改良された信号プロセッサを提供する事である。

本発明の他の目的は、割込みが発生した時に処理されて
いた命令のアドレスを実行するように、機械を回復させ
るためのインターロックを割込み制御論理が備えた、改
良されたパイプライン式信号プロセッサを提供する事で
ある。

本発明の他の目的は、エラーが発生した時に実行されて
いた実際の命令についての適当な記録が通常は取られな
いままになるような、複合命令において生じたエラーか
ら回復するための手段が設けられた、改良された割込み
駆動パイプライン式信号プロセッサを提供する事である
。

Ｄ５問題点を解決するだめの手段 信号プロセッサは、多数の反復的な信号処理機能に適合
した新しいアーキテクチャを、特別な単一チップとして
実現したものである。このデバイスは、本質的には、信
号処理に共通に関係したある種のタスクを、能率的に処
理する事を可能にするアーキテクチャ上の特徴を備えた
高速の、新規な単一チップ・マイクロプロセッサである
。特に、順次的な乗算−累算動作は非常に効率的に行な
う事ができる。

プロセッサのアーキテクチャ及び命令セットは、プロセ
ッサが典型的な信号処理のタスク、例えばフィルタリン
グ及び相関、並びにより一般的なハウスキーピング及び
算術演算のタスクを効率的に実行できるように設計され
ている。使用される命令セットのサブセットは、信号処
理に関係したタスクに特に、役立ち（下記の１複合」命
令）、一方他の命令即ち、よシ普通の命令はその性質上
よシ汎用的な傾向がある。

これらの改良を与えるための、本発明の良好な実施例は
、２つの領域で一パイプライン化されたプロセッサであ
る。即ち、命令は一般に３相のパイプ２イン（取り出し
、デコード及び実行）を通シ、乗算器は２相のパイプラ
インを使用する。データ・フローは並列であり、全体的
に１６ビツト幅である。命令記憶装置はデータ記憶装置
とは分離している。しかしながら、プロセッサは、それ
自身の命令記憶装置を２つの間接プログラム・アクセス
（ＩＰＡ）命令、ＩＰＡ読取り及びＩＰＡ書込みによっ
て、読み書きするための機構が設けられている。このプ
ロセッサのいくつかの命令は、複数の実行動作を起こさ
せる。これらの「並行」又は「複合」命令は、例えば同
時的な転送動作（記憶装置又はＩｌｏからスタックへ又
はその逆ン及びデータ・フローの別個の領域での計算動
作を起こさせる事ができる。従って、ロード（又は記憶
）及び計算動作が、単一の複合命令で指定できる。

プロセッサの算術演算機構には、乗算器とＡＬＵの両方
が含まれている。乗算器によって形成された積はＡＬＵ
の入力オペランドとして選択する事ができ、従って積を
アキュムレータに合計する事が非常に効率的なプロセス
になる。

このプロセッサは、割込み駆動式に設計されている。そ
の割込み機構は、最大限の柔軟性を可能にしながら、最
小限のハードウェアを用いて実現されるように設計され
ている。２つの直接メモリ・アクセス（ＤＭＡ　）モー
ドが、この設計で許されている。［ストップ・モードＪ
ＤＭＡでは、プロセッサは停止する事を要求され、その
命令記憶装置及びデータ記憶装置のインターフェースを
外部装置に譲る。「サイクル・スチールＪＤＭＡモード
では、プロセッサはデータ・メモリヲ、必要としない時
を示すインターフェース信号を与える。

この信号は外部装置がデータ・メモリにアクセスする事
を可能にする。

このプロセッサは、ユーザにより機械制御レジスタ（Ｍ
ＣＲ）を介して、起動できる広範な診断能力を有してい
る。それに含まれているのは、命令メモリ、データ・メ
モリ及び■１０転渚に対するパリティ検査並びにＡＬＵ
及び乗算器の動作に対するオーバーフローの検出である
。診断能力は、パイプライン・フローの範囲内で、エラ
ーのトレース可能性を保証する命令リンク制御（ＩＬＣ
）によって拡張される。プロセッサ中のステータス・レ
ジスタは、ＡＬＵの状態、割込みのステータス及びハリ
ティ・エラーや算術演算オーバーフローのような機械の
検査についての、最新の情報を含んでいる。プロセッサ
は間接プログラム・アクセス（ＩＰＡ）読取り／書込み
命令を用いて、それ自身の命令記憶装置を読取り及び書
込みできるので、（ローカル又はリモートの）ホストか
ら応用プログラムを取得し、それらを実行させるために
、命令記憶装置に置くためにそれ自身の資源を利用する
事ができる。

Ｅ、実施例 第１図に概略を示すように、プロセッサの全体的な構造
は、２つの一般的な領域、即ち主データ・フロー並びに
、順序づけ及び制御論理に分割されるものと考えられる
。主データ・フローは、種々のデータの処理及び操作の
要素を含むものと考えられる。これは第１Ｂ図のブロッ
ク図の部分から成っている。順序づけ及び制御の論理は
、命令アドレス・レジスタ（Ｉ　ＡＰ　Ｌ命令デコード
・レジスタ（ＩＤＲ）、アドレス生成（ＡＤＤ　　ＧＥ
Ｎ）加算器、それに付属する共通アドレス・バス・レジ
スタ（ＣＡＢＲ）、インデックス・レジスタ選択経路、
及び命令デコード論理を含み、第１Ａ図の大部分を構成
している。

Ｅ−１用語集 本明細書中では、多くの特殊な名前や省略語を使用する
。それらを、便宜のためここに讐約した。

ハードウェアに関する用語及び省略語 バス： ＣＤＢ＝共通６状態データ・バス ＢＭＵＸパス＝ＡＬＵＯｒＢＪ側の加数選択バスＣＭＵ
Ｘバス＝スタックのｒＣＪ出力、ＭＣＲ。

ＰＳＲ選択バス ＬＭＵＸバス＝左４レジスタ・スタック群に関する入力
選択バス ＲＭＵＸバス＝右４レジスタ・スタック群に関する入力
選択バス ＩＡＢ＝命令アドレスをプログラム記憶装置に供給する
アドレス・バス ＣＡＢ＝ＲＡＭ及びＩ１０アドレスを供給する共通アド
レス番パス レジスタ： ＲＯ〜Ｒ３＝「左」群のスタック・レジスタＲ４〜Ｒ７
＝「右Ｊ群のスタック・レジスタＭＣＲＨ＝機械制御レ
ジスタの上位１６ビツト（第８Ａ図参照） ＭＣＲＬ＝機械制御レジスタの下位１６ビツト（第８Ｂ
図参照） Ｐ　Ｓ　ＲＨ＝機械ステータス・レジスタの上位１６ビ
ツト（第９Ａ図参照） ＰＳＲＬ＝機械ステータス・レジスタの下位１６ビツト
（第９Ｂ図参照） ＩＤＲ＝命令デコード・レジスタ ＢＸＲ＝命令実行レジスタ ＣＡＢＲ＝ＲＡＭ、Ｉｌｏ又はＣＤＨに宛てられた即値
オペランド又は計算されたアドレス用の保持レジスタ Ｉ　ＡＲ＝命令アドレス・レジスタ Ｉ　ＬＲ＝割込み処理中に戻ｐ先アドレスを保持するレ
ジスタ ＩＲＷＣ＝インターフェース読取り／＊込み制御レジス
タ（表７参照） ＲＰＰ＝部分積パイプライン・レジスタ（乗算器中） ＲＰ　　＝積レジスタ（乗算器中） （注）　下記の３つの「レジスタ」は物理的なレジスタ
ではなく、積レジスタＲＰから選択された１６ビツトの
部分である。

ＲＰＬ＝ＲＰから選択された下位の積の値ＲＰＭ＝ＲＰ
から選択された中位の積の値ＲＰＨ＝ＲＰから選択され
た上位の積の値他のハードウェア要素： ＡＤＤ　　ＧＥＮ加算加算器筐即値オペランドＡＭアド
レス又はＩ１０アドレスを形成するのに使われる加算器 ＡＬＵ＝算術論理演算ユニット ＲＡＭ＝読取り／書込み可変記憶装置（１６ビツト　・
ワード） 種々の制御７ラグ： ＩＸ　　＝インデクフラグ制御フィールド（表５参照） ＦＵＮ＝ＡＬＵ機能制御フィールド（表５参照）（注）
　下記の７ラグ・ピットの使用法に関しては、第５図を
参照されたい。

ＲＸＬ＝乗数（ｒＸ、ｌ）値選択制御フラグＬＰＨ＝下
位積クロック制御フラグ ＵＥ　　＝アンクロックＡＬＵ条件エネーブル・フラグ ＩＩ　　＝割込み禁止フラグ ＳＩ　　＝ＡＬＵ結果−スタック禁止フラグＡＩ　　＝
ＡＬＵ　　Ａ入カニネーブル・フラグＣＩＥ＝ＡＬＵキ
ャリー人カニネーブル中フラグＭＥ　−乗算器サイクル
・エネーブル・フラグＲＥ　　＝レジスタ選択拡張フラ
グ スタック人力／出力選択フィうルド： ＳＡ　　＝スタックｒＡＪ出力選択フィールド及びＡＬ
Ｕ結果宛先選択フィールド（スタックからＡＬＵ［ＡＪ
入入気へＡＬＵ出力からスタックへ） ＳＣ＝スタック出力選択フィールド（スタックからＣＭ
ＵＸバスへ） ＳＤ　　＝スタック・ロード宛先選択フィールド（ＣＤ
Ｂからスタックへ） 分岐制御フィールド： ＢＴ　　＝分岐型フィールド（第５図及び第６Ａ図〜第
６Ｄ図参照） ＢＣ８＝分岐条件選択コード（第５図及び表４参照） 記号の規約： ・・・・　＝・・・・の内容 （・・・・）＝・・・・Ｋより特定されるＲ＠・・・・
＝・・・・によシ特定されるレジスタ・・・・　＝・・
・・の大きさ ＝論理的否定（ビット反転） Ｅ−２，プロセッサのハードウェア機構主なデータ・フ
ローは、「スタック」レジスタ・ファイル１、ＡＬＵ２
、乗算器３及びそれらの要素を接続する種々のバスより
成る。これらの要素は本明細書の、下記の小見出しを付
けた節で各々解説される。なお、表１〜表７は「発明の
詳細な説明」の末尾にまとめられている。

プロセッサの主なデータ・７０−は、１６ビツトの共通
データ・バス４　（ＣＤＢ　）の周囲で組織化される。

ＣＤＢは、１６ビツトのデータ・ワードを信号プロセッ
サの種々の要素の間並びに外部データ・メモリ及びＩｌ
ｏへ、又はそれらから転送するのに役立つ。

ＣＤＢは２つの別々の部分より成る。１つはチップ上の
部分であシ、もう１つはチップ外の部分である。その区
別は名前の通シである。データがチップ内でＣＤＢ上を
移動される時、ＣＤＢの外部部分は付勢されない。従っ
て、例えばもし即値オペランドが共通バス・アドレス保
持レジスタ５から、レジスタ・ファイル１の入力へ内部
ＣＤＢを経由して移動されるとすると、外部ＣＤＢは高
インピーダンス状態のままである。ＣＤＢの外部部分（
内部部分に加えて）は、データ記憶装置（ＲＡ、　Ｍ　
）又はメモリ・マツブトＩ１０へのアクセスが必璧にな
る毎に使用される。ロード（ＬＯＡＤ）及び記憶（ＳＴ
ＯＲＥ）のような命令の実行は、データがレジスタ・フ
ァイル（チップ上）とデータ・メモリ（ＲＡＭ）又はメ
モリ・マップトＩｌｏとの間で移動される事を必璧とす
る。

１８本のＣＤＢ信号線（１６本のデータ・ビット及び２
本のパリティ・ビット）が、ＲＡＭ（データ記憶装置ン
及びメモリ・マツプ）Ｉｌｏ（ＭＭ　Ｉ　Ｏ）装置の接
続のだめの、外部ＣＤＢチップ・インターフェース中に
設けられている。単純なメモリ構成が第１図に概略を示
されている。

Ｃマルチプレックス式バス（ＣＭＵＸバス）ＣＭＵＸバ
ス６は、レジスタ・スタック１の「Ｃ」出力又はＭＣＲ
レジスタ８又はＰＳＲレジスタ９から、変数を演算装置
（ＡＬＵ２又は乗算器３）へ又は共通データ・バス（Ｃ
ＤＢ）４へ移動させるための、データ経路を提供する３
状態パスである。　　。

ＢＭＵＸバス１０は、ＡＬＵ２のｒＢＪ入力へのデータ
経路を与える。ＢＭＵＸバス１０へ可能な入力は乗算器
３、ＣＭＵＸバス６の内容又は符号拡張データ（ＰＳＲ
Ｈ９のビット０６から）からの選択された種部分である
。

ＬＭＵＸバス１１及びＲＭＵＸバス１２は、レジスタ・
スタック１の左及び右の入力ポートにデータを供給する
。これらのマルチプレクサへの入力は、ＣＤＢ４及びＡ
ＬＵ２の出力から来る。データはＣＤＢ４から、真数形
式及びバイト反転形式の両方の形で取り出すことができ
る。バイト反転経路は、バイトのロード／挿入命令（Ｌ
ＩＢＹ）を実現する手段を提供する。

レジスタ・スタック レジスタ・「スタック」１は、算術演算フロー経路中に
位置する、ＲＯ〜Ｒ７の番号を付けられた、８個の１６
ビツトのレジスタのランダム・アクセス・ファイルであ
る。スタック・レジスタのうち６つは、下記に示すよう
な特別に割り当てられた機能を有している。他の５つは
汎用レジスタである。

ＲＯ−インデックス・レジスタとしても使用されるスタ
ック・レジスタ Ｒ４−第２のインデックス・レジスタとしても使用され
るスタック・レジスタ Ｒ５−現在の乗数（ｒＸＪ）の値を含むためにも使われ
るスタック・レジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ６、Ｒ７−特に定義された付加的
なハードウェア機能を持た ないスタック・レジスタ 第１図に示すように、レジスタ・スタックは２つの入カ
ポ−）ｆ有し、その各々は４つのレジスタの群に入力経
路を提供する。このレジスタ群は本明細書中を通じて左
群及び右群と呼ばれる。スタックの入力は、共通データ
・バス（ＣＤＢ）４又はＡＬＵ２の出力（オーバーフロ
ーの場合に、強制的な飽和値のために）から、到来しう
る事に注意されたい。各々の４レジスタ群の中の１つの
レジスタは、１つのソースから同時に入力を受は取る事
ができる。

スタック１には２つの出力ポートも設けられている。そ
の各々は８個のスタック・レジスタの１つに同時にアク
セスする事ができる。それらのポートの１つ、ｒＡＪボ
ートは、データをＡＬＵ２のｒＡＪ入力に与え、他のｒ
ＣＪボート７は、３状態ドライバ１３を経由してＣＭＵ
Ｘバス乙に接続されている。（他に多数の３状態ドライ
バが存在するが、便宜止金て参照番号１６を付け、特定
のドライバはその入力に従って名付ける事にする。）イ
ンデックス・レジスタ（ＲＯ及びＲ４）は、アドレス生
成（ＡＤＤ　　ＧＥＮ）加算器１４に入力を与えるマル
チプレクサに、直接接続されている。また、レジスタＲ
５は乗算器６のｒＸＪ入力に直結されているので、常に
乗数値として使用される数値を含んでいる。被乗数は後
述するように、ＣＭＵＸパス６を経由して供給される。

乗算器 １２ピツトの数を１６ビツトの数に掛けることのできる
乗算器５がプロセッサ中に設けられている。本明細書中
では、１２ビツトの数を「乗数」値又はｒＸＪと呼び、
１６ビツトの数を「被乗数」値又はｒＹＪと呼ぶ。１６
ビツトのＲ５スタック・レジスタから、１２ビツトの乗
数値（ｒＸＪ　”）として、上位１２ビツト（１３番目
のビットを丸めたもの又は丸めないもの）、下位１２ビ
ツト、又は下位４ビツト（先行するゼロを付加したもの
）を、所望により選択できる。乗算器は、２の補数の符
号付き２進数のみを取り扱うように設計されている。

乗算器は２８個の積ビットを発生する。これには０〜２
７の番号が付けられ、上位、下位及び中位と呼ばれる５
つの選択可能な１６ビツトの横部分（ＲＰＨ，ＲＰＬ及
びＲＰＭ）に分割される。

各部分を構成する実際のビットは、乗数値が（乗算器パ
イプライン中のＭＳビットによってフラグされるように
）乗算のために基準化される方式、及び機械制御レジス
タ８中の中位積選択制御ビットＭＭＭ（ＭＣＲＩ（のビ
ット１０）の状態に依存する。

種々の全ての条件の下での各横部分に含まれる実際のビ
ットが、第１０Ａ図〜第１０Ｃ図で要約されている。第
１０Ａ図は乗数値ｒＸＪに関する４つの可能な選択肢を
示している。

横部分は各々、ＡＬＵ２のｒＢＪ側に入力される。横部
分の選択は、（記憶及び計算命令におけるように）命令
の中に含まれるＡＬＵ機能制御フィールド（ＦＵＮ）に
よって与えられるか、又は（種々の計算命令におけるよ
うに）明示的に指定される。

乗算器の動作は次の通りである。一般に、乗算器によっ
て形成される全ての積ビットは、被乗数値が選択された
後に２番目のサイクルに同時に現れる。複合（又は並行
）命令（ｏｐコード＝ｉｘＸＸ）が、正規モード（ＭＣ
ＲＨビット０８＝Ｏ）で実行されている時、乗算器のパ
イプライン全体、積レジスタ及び部分積レジスタの両者
が、乗算機能（機能コードＩＸＸＸＸ　）が指定される
毎に移動する。また、下位種部分（ＲＰＬ）がアクセス
される時にのみ、乗算器パイプラインのレジスタが変化
する事が許されるような第２モード（ＭＣＲＨピッ）０
８＝１）が提供される。この構成は、ある倍精度の乗算
／累算計算を１つ少ないスタック・レジスタを用いてプ
ログラムする事を可能にする。計算（Ｃ）命令は、積バ
イプライ／のクロッキングを制御するだめの２つの特別
のビラトラ含んでいる。即ちビット２１、ＭＥビットは
積パイプラインの全体的な制御を与え、ビット５、［Ｌ
ＰＨＪビットはパイプラインのクロッキングを部分的に
禁止する事を可能にする。従って以前の部分積及び積の
情報は、割込みに続いて回復できる。

高い性能を得るために、乗算器６はその回路アレイ中に
中間パイプライン・レジスタを採用している。これは第
１５図に示されている。パイプライン・レジスタＲＦＰ
及び積レジスタＲＰの内容は、もし割込みルーチン中で
乗算器３が使用されるならば、プロセッサが割込みを受
けた時に保存し、、そして回復しなければならない。さ
らに、乗算器３の動作の状態を定義する別の因子が存在
する。例えばＭＹ中の乗数キャリー及び乗数（Ｘ）基準
化情報等がそれであり、これも割込み時に保存し回復し
なければならない。それらの因子を定義するビットは、
プログラム・ステータス・レジスタ（ＰＳＲ）９中に含
まれている。ＰＳＲを保存し回復する事は、標準的な命
令シーケンスを用いて行なわれる。ＲＰ及びＲＦＰレジ
スタを保存し回復するには、特別の動作が必要である。

ＲＰ及びＲＰＰの保存 前節で述べたように、乗算器５への乗数（Ｘ）入力は、
データ・フローの左側１２ビツト又は右側１２ビツトの
いずれかから選択できる。左又は右の選択は、以前に説
明したように乗算命令中のＸ入力を識別するために使わ
れる乗数二一モニツクによって定義される。この選択は
ＰＳＲ９中のｚＳビットとしてパイプラインを伝播し、
ＭＳビット（やけ５ＰＳＲ中の）とし７て乗算器出力に
現れる。ＭＳは、指定された乗数（Ｘ）の基準化を反映
するように、積のビット重みを調整するために使われる
。ＰＳＲｉセットする事によって直接ＺＳを制御する能
力は、ＲＦＰ及びＲＰの内容を保存し回復するための戦
略の鍵である。

ＲＰの内容は、それを２つの部分ＲＰ１及びＲＰ２に分
解する事によって保存される。ＲＰｌは右Ｘ基準化に関
するＲＰの下位１６ビツトであり、ＲＰ２は左Ｘ基準化
に関するＲＰの上位１６ビツトである。基準化の制御は
、ＰＳＲ９中でビットを直接セットする事で行なわれる
。ＲＰの下位１６ビツトは右基準化によって選択され、
ＲＰの上位１６ビツトは左基準化によって選択される。

ＲＰＩをレジスタに移すためＫＲＰＬが使われる時、Ｍ
Ｙは使用されない。というのは、ＰＳＲが回復される時
にＭＹは直接に回復されるからである。上記手続きが完
了すると、乗算器３はＲＦＰの内容をＲＰへ移動するよ
うに制御され、この手続きはＲＰＰ及びＲＰＰ　１及び
ＲＰ、Ｐ２の以前の内容を保存するために反復される。

ＲＰ及びＲＦＰの回復 乗算器レジスタの内容を回復するための戦略は、被乗数
（Ｙ）として保存された変数ＲＰＩ、ＲＰＰｌ、ＲＰ２
及びＲＰＰ２ｔ−１乗数（Ｘ）としての適当な変数と共
に使用して、変数が組み合された時に適当なビット重み
を与える事である。例えば、積ＲＰはＲＰＩとＲＰ２Ｘ
２Ｒ１２（即ち、左へ１２ビツト、シフトされたＲＰ２
）の結果である。

この動作を行なう時に２つの問題が生じる。第１は、下
位項ＲＰＩが（１を掛ける事によって）乗算器３に入れ
られる時Ｋ、それは第２の積が形成される間に、不変の
ままでなければならない。

この問題は特殊な乗算命令、下位ホールド乗算命令（Ｍ
ＨＲＤ）、命令中の下位積ホールド・ビットによって解
決される。これは計算命令の第５ビツトである。この命
令はＲＦＰ及びＲＰレジスタの下位ビットへのクロック
をデゲートシ、上位ビットに第２の積が入る時に１その
内容を固定したままに保つ。

第２の問題は、ＲＰフィールドにおいて１２ピツト上に
ＲＰ２を位置付けるという要求から生じる。これは最初
にＲＰ２を２倍にし、次に２１１を掛ける事によって行
なわれる。この後者の動作は、１２ビツトに丸めた時に
２１１を与える（Ｘ’７ＦＦ８′のような）正のＸを用
いる事によって達成される。Ｘに関するそのような値は
、ＡＬＵ２にＭＹキャｖ−’ｔ−発生しない事に注意さ
れたい。この事は重要である。というのは、以前に注意
したように、割込み前のパイプライン中のＭＹキャリー
の値は、ＰＳ　Ｒ９が回復された時に、回復されるから
である。問題はＲＰ２を２倍にする時に生じる。符号エ
ラーを生じ得るような、オーバーフローが起きる事があ
る。これを避けるために、２＊ＲＰ２の符号である（Ｐ
ＳＲ中に記憶された）キヤＩＪ−ＡＹが、乗算器プレイ
によって計算された符号を、オーバーライドするために
使われる。これは、特殊な命令ＭＨＲＤによって実行さ
れる付加的な機能である。要約すると、ＭＨＲＤは、乗
算器のレジスタの内容を回復するための鍵となる２つの
動作を行なう。

１、乗算を行なうためにＸ選択から１３番目の即ち丸め
ビットが使われる時、ＲＰのＲＰＬフィールド（及び右
基準化を行なったＲＰＰに関する等価なビット）より成
るビットは変更されない。

２、ＰＳＲ９中のキャリー・ビットＡＹが、乗算器３中
の符号生成をオーバーライドするために使われる。

ＡＬＵ １６ビツトのＡＬＵ２によって実行される機能の制御は
、計算（Ｃ）、「記憶及び計算Ｊ（ＳＴＣ）、並びに「
ロード及び計算Ｊ（ＬＸＣ）の型の命令の５ビツトの機
能制御フィールド（ＦＵＮフィールド）によって行なわ
れる。ＦＵＮフィールドは、実行される算術又は論理Ａ
ＬＵ動作を指定し、ある程度まで使用されるＡＬ［Ｊオ
ペランドを暗示する。表５Ａは、スタック・レジスタが
ＡＬＵの「Ｂ」入力として指定された時の、可能なＡＬ
Ｕ動作１に要約している。表５Ｂは、ＡＬＵのｒＢＪ入
力として積レジスタが選択された時のＡＬＵの動作を示
している。

Ａ、ＬＵ２はその「Ａ」入力として、８つのスタック・
レジスタ１０１つの内容（又はゼロ）ｆ、取り、そのｒ
ＢＪ入力として、ＢＭＵＸバス１０の内容を取る。生じ
たＡＬＵ２の出力は通常、ｒＡＪ入力を供給したスタッ
ク・レジスタ１に返される。

計算命令（Ｃ）において、ＳＩピット（表１参照）は、
ＡＬＵの結果がスタックに書き戻されるのを禁止する能
力を与える。条件付き分岐は、ＡＬＵで生じた計算結果
によってトリガされる。

機械制御レジスタ及びステータス・レジスタ上位及び下
位の機械制御レジスタ８（ＭＣＲＨ及びＭＣＲＬ）は各
々、特別な機械の機能を制御又は変更する１６ビツＩｆ
含んでいる。上位及び下位の機械ステータス・レジスタ
９（ＰＳＲ）（及びＰＳＲＬ）は、機械の動作のある面
の現在のステータスを反映するビットを含む。

上位機械制御レジスタ（ＭＣＲＨ） ＭＣＲＨ８の１６の利用可能なビットのうち、１２ビツ
トは機能が割り当てられ、残りの４ビツト（ビット０〜
６）は予備である。

ＭＣＲＨビットに割り当てられた制御機能は、第８Ａ図
に要約したように、下記のような４つの一般的なカテゴ
リーに入る。

ＭＣＲＨのビット４及び５、命令リンク制御フィールド
（ＩＬＣ）は、特別な動作モードをエネーブルし、それ
によって分岐に続いてパリティ検査又はオーバーフロー
が起きた時に、命令リンク拳レジスタ１５（ＩＬＲ）及
び命令アドレスφレジスタ１６（ＩＡＲ）のクロッキン
グを禁止させる。これらのモードの目的は、分岐の時点
、即ちＩＬＲ１５が故障の場所を識別するために普通は
使えない時に、エラーのトレーシングを可能にする事で
ある。

ＭＣＲＨ８のビット６及び７は、飽和制御モード選択フ
ィールド（ＳＯ８）を構成する。これらの制御の目的は
、スタック又は積レジスタ・オペランドのいずれかに関
係した動作のために、飽和された算術演算が呼び出され
る事を可能にするためである。飽和が呼び出されるＦＵ
Ｎコードは、ｆｉ５Ａ及び５Ｂに示されている。

ＭＣＲＬ８のビット８〜１２は、特殊な乗算器制御ビッ
トである。それらの機能は第７Ａ図に定義されている。

ＭＣＲＬ８のビット１３〜１５は、アドレス生成（ＡＤ
Ｄ　　ＧＥＮ）加算器１４内のキャリーが禁止される場
所を定義する選択フィールドを構成する。

命令が機械のデータ・フローの中に読込まれた時、その
命令の上位バイトはＭＣＲＨ８のビット８〜１５中に置
かれ、６つの命令パリティ・ビットはＭＣＲＨ８のビッ
ト５．６及び７に行く。この移動を行なう経路は、主デ
ータ・フローの概略（第１図）中に示されている。

下位機械制御レジスタ（ＭＣＲＬ） ＭＣＲＬ８の１６個のビット（第８Ｂ図に要約）は、下
記のように５つの異なった機能を制御する。

ＭＣＲＬ８のビット０は、線型拡張アドレシング機構（
ＬＥＡＦ　）の選択を可能にするフラグ・ビットである
。このビットがオ／（ビット＝１）の時、ＩＲＷＣビッ
トの動作は、プロセッサ外部のＬＥＡＦアダプタ論理の
制御を容易化するように変更される。

ＭＣＲＬ８のビット１及び２は、共にプロセッサのデー
タ・アドレス空間内のＩ１０アドレスとデータ、・メモ
リ・アドレスとの間の境界を選択する手段を提供する。

ｒｏｓの設定によって指定された境界に関するアドレス
の位置は、適当なＩＲＷＣの組み合せ（表７参照）を経
てインターフェースに反映される。

ＭＣＲＬ８のビット３．４及び５は、データＲＡＭ又は
Ｉｌｏへの又はそれらからの（ＣＤＢ’ｉ経由する）デ
ータの移動及び到来する命令に対するパリティ検査を禁
止する事を可能にする。

ＭＣＲＬ８のビット６及び７は、ＡＬＵ２又は乗算器３
のオーバーフローが起きた時に、プロセッサ・リセツ）
　（ＰＲＯＲ）が開始されるが否かを制御するために使
われる。

ＭＣＲＬ８の最後の８ビツト、ビット８〜１５は、各々
レベル０〜７０割込みのサービスを禁止するために使わ
れる。任意のレベルの未処理の割込みは、対応するサー
ビス禁止フラグがリセットされている（フラグ＝０）場
合にだけサービスされる。

ＰＳＲＨ９は、最後の機械サイクルの終了時の論理回路
のある部分の状態を反映する１５個のビット（ＰＳＲＨ
９の１つのビット、ビット５は割り当てられていない〕
を含んでいる。特に、ＰＳＲＨ９は、パリティ検査がお
こなわれる特定のバイト、最後のＡＬＵ２の動作によっ
て生成された条件、並びに以前の２つの積に関する乗算
器３（「Ｘ」）の基準化及び積のキャリーを示している
。

全てのＰＳＲＨビットが、第９Ａ図に要約されている。

この要約から下記の事に注意されたい。

３つの命令バイト、及び２つのＣＤＢバイトに関するパ
リティ検査の状態が別々にＰＳＲＨ９中に置かれる。パ
リティ検査が行なわれた時、そのバイトにエラーが生じ
たかをＰＳＲＨ９から判定する事ができる。

乗算で使われるｒＸＪの値は、１６ビツトのレジスタ（
Ｒ５）から選択された１２ビツトなので、乗数基準化（
ＭＳ）フラグは、ＰＳＲＨ９のビット７及び９を経由し
て伝播され、従って得られた積は適切に解釈される。ビ
ット９（ＺＳ）は、部分積基準化フラグであ）、一方ビ
ッ）７（ＭＳ）は積基準化フラグである。

ＰＳＲＨ８のビット８及び１０は、部分積の形成に関係
した未処理のキャリー・ビットを含んでいる。ＡＬＵ動
作において「下位」の横部分がオペランドとして選択さ
れる時、ＭＹはＡＬＵのキャリー人力として選択される
。ＡＬＵは積が使われる時、このようにして下位積を完
成させる。

ＰＳＲＨ８のビット１１〜１５は、ビット６と共に最後
のＡＬＵ動作に関係した情報を含んでいる。ＰＳＲＨ８
のビット６（ＢＳ）は、最後のＡＬＵのｒＢＪオペラン
ドの符号を含んでいる。一方、ビット１１〜１５はＡ　
Ｉ、　Ｕ　２によって行なわれた最後の計算の結果（最
後の結果の符号ビット、最後の出力＝０００・・・・０
、等）を反映している。

下位機械ステータス・レジスタ（ＰＳＲＬ）第９Ｂ図に
示すように、ＰＳＲＬ９のビットに割り当て−られた意
味は、ＰＳＲＬ９が読取られているか又は書込まれ（ロ
ードされ）でいるかに依存する。実際、ＰＳＲＬ９は直
接読取る事ができる（その内容はスタック・レジスタに
移される）が、あるかなり複雑な論理を経由してのみロ
ードする事ができる８ビツトのレジスタと考える事がで
きる。

ＰＳＲＬ９と呼ばれる８ビツトのレジスタは、実際には
８つの割込みメモリ・ラッチの組である。

これらのラッチの各々は、特定の割込み信号が検出され
た事を記憶し、通常その信号に関するサービスが始まる
までセット状態を保つ。割込みラッチは、対応する割込
みエントリー・アドレスが、命令アドレス・レジスタ１
６（ＩＡＲ）にロードされる時に（通常）リセットされ
る。割込みメモリ・ラッチは、下記に概略を示すＰＳＲ
Ｌ書込み命令を用いてセット又はリセットする事もでき
る。

ＰＳＲＬ９が読取られる時、それはハードウェア中で未
処理の（又はプログラミングによって未処理の事もある
）全ての割込みを反映する。

ＰＳＲＬ９がロードされる（書込まれる）時、実際に起
きる事はＣＤＢ４の内容が割込み制御論理１７への入力
として受は取られ、第８Ｂ図の下方に示したように解釈
される事である。ＰＳＲＬの書込み形式は、１６ビツト
が２つの８ビツト制御バイトとみなされる事を要求する
。それらは、４つの割込み信号の群の各々に相当する。

これら２群は、２つの時分割割込み信号入力１８で受信
される信号に関する制御を含んでいる。

各群の制御バイト中で、最後の４ビツトは各アドレス・
ビットとして役立ち、最初の３ピツトは群の中の１つ以
上のものに発行されるコマンドを表わす。ＰＳＲＬ書込
み形式のビット３及び１１はｒｐｏｗＲＪ及び［ＰＲＯ
ＲＪリセットが見い出される事を可能にする。発行でき
る６つのコマンドは、下記のようにビットによって示さ
れる。

１’−ＣＬＲＪ　（クリア）ビットは、４つのアドレス
・ビットによって指定された割込みメモリ・ラッチをリ
セットさせる。ＰＲＯＲと一緒に使われる群１のＣＬＲ
は、「電源」又は「プロセッサ」のリセット状態から機
械を脱出させる。

「ＦＲｃＪ（強制）ビットは、４つのアドレス・ビット
によって指定された割込みメモリ・ラッチをセットさせ
る。群０及び群１のＦＲＣコマンド・ビットは、各々「
電源」又は「プロセッサ」リセット条件を開始するため
に、ＰＯＷＲ及びＰＲＯＲと共に使用される。

［ＴｓＴ＋Ｊ（割込み信号の極性が十レベルかテストす
る）ビットは、割込み信号の極性が正であれば、４つの
アドレス・ビットで指定された割込みメモリ・ラッチを
セットさせる。ＴＳＴ＋コマンドが実行されている時、
それは実行時にインターフェース走査クロックによって
走査されているアドレスにのみ影響を与える事ができる
。一時に４つの割込み信号のうち１つだけしか走査され
ないので、単一の特別な割込み信号の極性をテストする
ためには（同じ１つのアドレス・ビットの組を有する）
４つの連続したＴＳＴ＋コマンドを実行する必要がある
。

もし３つのコマンド・ビットのうち２つ以上が同じ群に
セットされていれば、下記の事が起きるであろう。

他のコマンド・ビットが何にセットされているかに無関
係に、ＣＬＲコマンド・ビットが常にクリア動作を起こ
させ、且つＦＲＣコマンド・ビットがＴＳＴ＋コマンド
をオーバーライドする。

命令のパイプライン及び順序付けの制御一般的な用語「
順序付は及び制御の論理」は、ここでは、順次に命令に
アクセスし、分岐及び割込みを起こさせ、そしてアクセ
スされた命令をデコードし実行するために使われる論理
回路を示すために使う。順序付けの複雑さをある程度理
解するために、最初にプロセッサ中の命令のパイプライ
ンについて理解する必要がある。従って、最初にこれを
説明する。

命令パイプライン 良好な実施例は、３相の命令パイプライン（第１１図に
概略を図示）を利用している。即ち、任意の与えられた
時間に、１つの命令が命令記憶装置から取り出され、−
力板前に取り出された命令は実行のためにデコードされ
（且つそれに関係したオペランド又はアドレスが、もし
あれば形成され）、そして以前にデコードされた命令は
実行されている。従って、全ての命令（分岐命令を除く
）は、取り出し、デコード及び実行のだめの３つの機械
クロック・サイクルを必要とするが、実行速度は機械サ
イクル轟シ１命令である。

パイプラインのアーキテクチャは、取り出される命令が
機械の制御論理に対して「可視的」でないようなもので
ある。命令は、それが取り出しサイクルの終了時に命令
デコード・レジスタ（ＩＤＲ）１９中に置かれた後での
み、可視的になる。

プログラム記憶装置２０から取り出された各命令は、最
初に命令デコード・レジスタ（ＩＤＲ）１９中に置かれ
、新しい命令は各クロック（立ち上り）時にＩＤＲにロ
ードされる。

ＩＤＲ中の命令は、後続する機械サイクル中にデコーダ
論理２１でデコードされ、その結果は次のクロック（立
ち上り）時に実行レジスタ２２（ＥＸＲ）にロードされ
る。

分岐命令も命令取り出しのために１機械サイクルを必要
とし、２番目の機械サイクル中にデコードされるが、Ｉ
ＡＲ１６は（分岐が行なわれると仮定すると）２番目の
サイクルの終了時に分岐先アドレスをロードされる。分
岐命令の３番目のサイクルには、通常例の付加的ハード
ウェア動作も起きない。

アドレス／オペランドの形成 ＩＤＲ１９中の命令がデコーダ２１でデコードされてい
る間、その命令のオペランド部分は、もし存在すれば、
アドレス生成（ＡＤＤ　　ＧＥＮ）加算器１４によって
操作される。この加算器１４への入力は、（表５に示す
ようにンデコードされている（ＩＤＲ中の）命令から選
択されたオペランド・ビット及び指定されたインデック
ス・レジスタ（ＲＯ１Ｒ４又はＩＬＲ）の内容又は強制
的ゼロである。この加算の結果は、分岐命令の場合のよ
うに即座に使用されるか、又はそれに関係したデコード
命令が実行レジスタ２２（ＥＸＲ）にロードされるのと
同時に、共通アドレス・バス・レジスタ（ＣＡＢＲ）５
にロードされる。次に、ＣＡＢＲ５の内容は、ＥＸＲ２
２の命令の実行中にＣＤＢ４にゲートされる事も又共通
アドレス・バス２３を経てＲＡＭ２４にアクセスするた
めアドレスとして使用される事もある。ＲＡＭ２４の内
容は、ＣＤＢ４に置かれる。

ＡＤＤ　　ＧＥＩ：Ｎ加算器１４がアドレスを形成する
ために使われる時、加算は、ＭＣＲＨ８のビット１２．
１４及び１５によって制御される８つの選択された境界
の１つの上で巡回するようにさせる事ができる（第８Ａ
図参照）。巡回インデクシングを実現するためのこの方
式は、ＡＤＤ　　ＧＥＮ加算器１４中のキャリー伝播を
選択的に禁止する事に関連している。キャリー伝播は下
記の表に示すように、次の点で禁止する事ができる。

すべての場合に、命令のインデックス制御フィールド（
ＩＸ）はインデックス動作を指定する（表３参照）。イ
ンデックス制御論理はＩＸをデコードし、適当なキャリ
ー禁止信号を発生する。さらにこの論理回路は、ＲＯ１
Ｒ４、ＩＬＲレジスタの内容又はゼロをオペランド値へ
の加数として選択させる。

命令順序付は論理 良好な実施例において、取り出されるべき命令のアドレ
スは、常に命令アドレス・レジスタ（■ＡＲ）１６に含
まれている。ブロック図（第１図）に示されるように、
ＩＡＲ１６は次の命令アドレスを決定するための４つの
選択可能な入力を有する。

「＋１」加算器２５の出力（この加算器は常に最後のＩ
ＡＲ１６の内容に１を加算したものに等しいアドレスを
生成する）は、次の命令がプログラム記憶装置２０から
取り出されるべき時に、次のｒＡＲ１６の入力として選
択される。

アドレス生成加算器１４の出力が、直接分岐が実行され
る時はＴＡＲ１６の入力として選択される。

共通データバス（ＣＤＢ）４の内容が、間接分岐が実行
される時はＩＡＲ１６の入力として選択される。

割込みサービス・ルーチンが開始される時、割込み制御
論理１７は、ＩＡＲ１６に置かれるべき適当な割込みエ
ントリー・アドレスを提供する。

それはまた、「電源」及び「プロセッサ」リセット・ル
ーチンに関する正しいエントリー・アドレスも発生する
。

順序付は論理の正規の、非分岐、弁開込み動作において
、命令アドレス・レジスタ（ＩＡＲ）１６の内容は、命
令アドレス・バス（ＩＡＢ）に置かれ、そこでプログラ
ム記憶装置２０及び同時に＋１加算器２５によって使用
される。次に、命令Ｎがプログラム記憶装置２０から取
り出される時、値Ｎ＋１が＋１加算器２５によって形成
される。

最後に、クロック時に命令Ｎが命令デコード・レジスタ
（ＩＤＲ）１９にロードされる時、新しい命令の計数値
Ｎ＋１がＩＡＲ１６にロードされる。

分岐の場合、ＩＡＲ１６はクロック時にＣＤＢ４の内容
又はＡＤＤ　　ＧＥＮ加算器１４の出力のいずれかをロ
ードされる。その選択は分岐が、直接型か又は間接型か
によって制御される。

プロセッサのブロック図（第１図）に示される命令リン
ク・レジスタ１５（ＩＬＲ）は、ＩＡＲ１６から入力を
受は取る。これはＩＬＲ１５が動作している間、それは
常に最後の取り出された命令（ＩＤＲ１９中の命令）の
アドレスを含んでいる事を意味する。ＩＬＲ２５を駆動
するクロックは、プロセッサが割込みにサービスするた
めに「前景（フォアグラウンド）」状態に切り換わった
時に、ロックするように制御される。従って、割込みが
サービスされる時、ＩＬＲ１５は停止し、分岐先として
使用できる適当な戻りアドレスを含んでいる。また、２
種類の「長い」分岐命令（第５図参照）は「前景」状態
を強制的に取らせ、そしてＩＬＲ１５は割込み以外の条
件の下で、戻りアドレスを保持するために使用できる。

ＩＬＲＩ５は、それがインデックス・レジスタとしてア
クセスされる毎にアンロックされる。

Ｅ−３０割込みアーキテクチャ 良好な実施例の割込み論理は、２つの特別な属性を考慮
して設計された。最初に、種々の割込み構造を実現する
ためのユーザのプログラミングの柔軟性が提供される。

もし、例えば６レベルのピラミッド型の割込み構造が望
ましければ、それはプログラミングによって達成できる
。第２に、割込みを実現するために必叢な論理回路の総
量は、比較的小さく保つ事が意図された。

良好な実施例は、「背景」及び「前景」と呼ばれる２つ
の割込みレベルを提供するいくつかの部分より成る本来
の割込み構造を実現している。各々の割込みは外部的に
発生した信号によってトリガされ、割込み論理内のラッ
チに記憶される。未処理の割込みは、エネーブルされた
ならば、優先度の順にサービスされる（表６参照）。ど
れかの割込みに関する割込みサービスが開始すると、処
理レベルは「背景」から「前景」に切り換わり、ＩＡＲ
１６はサービスされるべき割込みレベルに対応した割込
みエントリー・アドレスにセットされる。割込みを行な
う直前に取り出された命令は、命令パイプラインの影響
を補償するためにＮＯＰとして実行するように強制され
る。これについては後述するっ プロセッサ内の論理回路の種々の部分が、本来の割込み
アーキテクチャをサポートするものとして、第１図にお
いて識別できる。それには次のものが含まれる。

１、　割込みメモリ・ラッチは、未処理の割込みを記憶
するためにＰＳＲＬ９のビット０８〜１５で実現される
。割込みがサービスされる時、サービスされるレベルに
対応するラッチはリセットされる。割込みがあるレベル
で未処理のままの時、そのレベルの他の割込みは認識さ
れ得ない事に注意されたい。

２、ＭＣＲＬ８のビット０８〜１５に含まれている割込
みマスク・ビットは、個々の未処理の割込みを選択的に
禁止するのに役立つ。８つの割込みレベルの任意の組み
合せを禁止する事ができる。

ＭＣＲＬ８のビットは、プログラミングにょシ任意にセ
ット及びリセットできる。

３、　割込み制御論理１７は、割込みサービスが開始す
る時に、適当な割込みエントリー・アドレスをＩＡＲ１
６に挿入させる。この論理１７は又、「ＮＯＰ強制」フ
ラグ・ラッチ２９（第１図）のセツティングも制御する
。このラッチは割込みの直前の命令をＮＯＰとして実行
させる。

本来の割込みサービスの優先度 割込み信号をプロセッサへ伝えるために、２本のマルチ
プレクス式割込み信号線１８が、プロセッサ・モジュー
ル・インターフェース論理１７中に設けられる。これら
の信号線１８の各々は、４つまでの時間マルチプレクス
式割込み信号を伝える事ができる。割込み信号は、２ビ
ツトの走査クロック２２、ｌ５ＣＣＯ及びｌ５ＣＣＩの
制御の下に、２つの割込み入力ボートでサンプリングさ
れる。

８つの可能な割込み信号及び２つのリセット信号の各々
は、割込みサービスが開始された時にそこでタスク処理
が始まる、プログラム記憶装置２０中の特別な固定した
エントリー位置を有している。これらのエントリー・ア
ドレスは、表６に示すように配列されている。割込み１
〜７及び２つのリセットに関するエントリー・アドレス
は、各レベルのために割込みサービス処理を行［うがシ
又は命令記憶装置２０中の他の場所にあるよシ精巧な割
込みルーチンに分岐するために５２＜１６進数では２０
）個の命令が利用可能なように分布している。任意の長
さの割込みサービス・ルーチンを、最高の優先度の割込
みであるレベル０の割込みのエントリー・アドレスに隣
接して配置する事ができる。

また、未処理の割込みを記憶するＰＳＲＬ９よシ成るラ
ッチは、割込みエントリー・アドレスがＩＡＲ１６中に
置かれた時に、個々にリセットされる事にも注意された
い。

割込みの割込み信号は、論理ゼロから１への遷移よシ成
シ、これはマルチプレクスされた割込み信号の現在のサ
ンプルと、前回のサンプルとを比較する事によって検出
される。そのような信号が検出されると、ラッチがその
事象を記憶するためにセットされる。このラッチはＰＳ
ＲＬ９ｔ−読取る事によって調べる事ができる。もし発
生した特定の割込みに関して、ＭＣＲＬ８により割込み
サービスが禁止されていなければ、割込み開始シーケン
スが始まる事ができる。ＭＣＲＬのビット８〜１５は、
セットされた（＝１）時、各々割込み信号０〜７に関す
るサービスを、個々に禁止する事を思い出−していただ
きたい。もし割込みサービスが禁止されれば、個々の割
込みメモリ・ラッチはセット状態にとどまり、適当なＭ
ＣＲＬ８のビットがリセットされて、サービスを可能に
する時に順序付は論理に現れる。

割込みメモリ・ラッチは、所定の時刻に未処理（係属中
）の１つ以上の割込みを表示する事ができる。事象の途
中に割込み処理の開始が可能になる時、実際にサービス
を受ける割込みは、マスク・オフされていない割込みの
固有の優先度によって決定される。言いかえると、２つ
以上の割込みが未処理の時、最高の優先度を持つ、マス
クされていない割込みが最初にサービスされ、他の低い
優先度の要求は、優先度の順に後にサービスされるよう
に、ハードウェアによって保持され続ける。

背景状態でプロセッサによって実行され始めた命令のス
トリームが、未処理の割込みにサービスするために中断
される毎に、下記の事象のシーケンスが起きる。

１、　最初、命令デコード・レジスタ１９（ｆＤＲ）中
の「可視的な」命令が割込み保護されていれば、割込み
の開始は起き得ない。いくつかの命令は常に保護され、
あるものは決して保護されず１、φしであるものは選択
的に保護されている事忙注意されたい。表１はどの命令
が保護され、一般にどのようにして保護が行なわれるか
を示している。

２、　デコードされた命令に関して保護の指示がなけれ
ば、そして割込みが未処理であれば、割込みエントリー
・アドレスが命令アドレス・レジスタ（ＴＡＢ）１６に
入れられる。同時に、命令記憶装置から以前に取り出さ
れた命令がＩＤＲ１９に置かれる。しかし、割込みが許
されたので、この時、ＩＤＲ１９にロードされた命令を
無視させる７ジグ２９もセットされる。即ち、ＩＤＲ１
９にロードされた命令は２１でデコードされ、その後Ｎ
ＯＰとして実行される。ＮＯＰを実行した結果として、
機械は状態を変化させない。

３、　割込みエントリー・アドレスがＩＡＲ１６にロー
ドされる時、対応する割込みメモリ・ラッチはリセット
され、命令リンク・レジスタ（ＩＩ４）１５の内容は、
ちょうど取り出された命令のアドレスに変更される。こ
れは実行されない命令に関するものである。ＩＬＲ１５
はこの時点で凍結され、そこに含まれるアドレスがアク
セスされるまで凍結されたままである。従って、割込み
サービス・ルーチンの終了時に、単純にＩＬＲ１５の内
容によって指定されるアドレスに分岐して、正規の命令
の順序を正確に再開する事ができる。

前述の一連の動作の最終的な効果は、割込みがサービス
される毎に１つの余分の命令ＮＯＰが実行される事であ
る。この方式の利点は、割込みシーケンスが開始された
時に取り出された、保護された命令をどのように取り扱
うかという問題を除去している事である。従ってこの機
械の命令に関する割込み保護の要求は単純化される。

いくつかの可能な割込み方式 プロセッサの本来の割込み構造は充分に柔軟なので、ユ
ーザーが種々の割込み取り扱い方式を実現する事が可能
である。いくつかの例を下記に示す。

１、　最初に、プロセッサの本来の割込み構造をそのま
ま使用する事ができる。即ち、割込みが発生した時、そ
れは最初、係属中になり、次に本来の割込み制御論理に
よって確立された優先度の順に正規の方式でサービスさ
れる。割込みサービスが開始すると、プロセッサは前景
状態に切シ換わる。

サービスが終了した後、レベル出口付き分岐（ＢＬＥＸ
）命令が、割込まれたプログラムに制御を戻しく元々Ｎ
ＯＰで置きかえられた命令でスタートする）、プロセッ
サを背景状態に切シ換える。

２、　割込みのサービスを行なう正規の、本来の方式の
単純な変型では、割込み、割込みサービスは据置し又は
スタックに入れる事ができる。この方式では、割込みは
発生した時にはサービスされず、それが発生したという
事実が（ソフトウェアによって）保存される。この方式
では、プロセッサは、割込みがスタックに保存される短
かい時間の間だけ前景状態にとどまシ、次に普通のよう
に背景状態に戻る。後に、便利な時にスタックされた割
込みは背景状態で調査され、ユーザーが望む任意の順序
でサービスされる。

３、真の割込みは計画されていない分岐のようなもので
ある。しかしながら、本来のプロセッサの割込み構造の
設計は、通常は割込み制御回路によって行なわれるハー
ドウェア動作をオーバーライドし、完全にソフトウェア
によって実行する事を可能にしている。これは、全ての
割込みをマスキング又は禁止し、その代りに係属中の割
込みの状態をＰＳＲＬ９を読取＼る事によって、周期的
に調査する事によって達成される。係属中である事が判
明した割込みは、ユーザーの望み通シの順序でサービス
する事ができ、又所望によシスタックに保存する事がで
きる。もしこの技術を使った場合は、割込みメモリ・ラ
ッチはプログラミングによってリセットしなければなら
ない。これは、ＰＳＲＬ９に書込みを行なう命令によっ
て提供される機構を用いれば可能である。

Ｅ−４，命令セット この節では、各命令のデコード及び実行の動作の概略を
説明し、各命令中の種々の制御フィールドの目的につい
て述べる。

命令フォーマット及ヒ二−モニツク 全ての機械語命令は、２４個のビット００〜２３から成
る。各命令の最初の４ビツト（ビット００〜０５）は、
命令のフォーマット及び機能を指定するのに役立つオペ
レーション９コード（ＯＰコード）よシ成る。全ての型
の命令のフォーマットは、表１（「発明の詳細な説明」
の末尾）に要約されている。各ＯＰコードのデコード及
び実行の動作は表２に要約されている。

種々の表及び図は、命令の型を１組の二−モニツクによ
って参照している。これらの「ハードウェア・ニーモニ
ツク」はここで便宜上使用しているが、アセ／グラ言語
のプログラムを書く時に使うソフトウェア・二一モニツ
クと混同すべきでない。

インデックス制御フィールド 多くの命令のビット４及び５（表１参照）は、インデッ
クス制御フィールド（ＩＸ）、’ｅ含んでいる。このフ
ィールドは、インデックス・レジスタの値（ＲＯ１Ｒ４
又はＩＬＲの内容）又はゼロ（インデックス・レジスタ
は選択されない）を選択するため、及び命令中のオペラ
ンドを変型して、アドレス又は即値を形成するために、
その選択された値がどのように使用されるかを指定する
ための両者に役立つ。ＩＸフィールドの組み合わせに割
り当てられた意味は、命令のＯＰコードに依存する。表
３は全ての命令型についてＩＸフィールドの作用を要約
している。

選択されたインデックス・レジスタを命令のオペランド
に（ＡＤＤ　　ＧＥＮ加算器１４で）加算する事によっ
て得られる値は、共通アドレス・バス・レジスタ５（Ｃ
ＡＢＲ）に置かれる。ここでそれはアドレスとして、又
は即値オペランドとして使用される。一般１ｃ、ＣＡＢ
Ｒ５の内容をアドレスとして使用するか又は即値オペラ
ンドとして使用するかは、ＯＰコードによって決定され
る。

分岐命令の型の場合、ＡＤＤ　　ＧＥＮ加算器１４の出
力は直接の分岐先アドレスとして使用し得る。

もしそうであれば、ＡＤＤ　　ＧＥＮ加算器１４の出力
はＣＡＢＲ５以外にＩＡＲ１６へもロードされる。

命令実行動作 表２に示すように、各々の命令は、転送作用、計算作用
又はその両者を有している。上位のｏｐコード・ビット
が１であるような全ての命令（複合命令）は、転送作用
及び計算作用の両者を有している。命令実行動作及び種
々の命令型のフォーマットを下記において説明する。

ＬＩＬ及びＬＩＲ命令（各々ＯＰコード、００００及び
ｏｏｏｉ　）は、スタック１の左側又は右側のレジスタ
に即値オペランドをロードさせる。

命令のフォーマット（第２Ａ図参照）は、２ビツトのイ
ンデックス制御フィールド（ＩＸ）、２ビツトのスタッ
ク・レジスタ宛先フィールド（ＳＤ）及び１６ビツトの
オペランド・フィールドを含んでいる。

■Ｘフィールドは、即値データを形成するために１６ピ
ツトの命令オペランド・フィールドに、インデックス・
レジスタ１（ＲＯ又はＲ４）、インデックス・リンク・
レジスタ（ＩＬＲ）又はゼロのうちどれを加算するかを
決定する。加算の結果は、命令のデコード段階の終ｆｉ
Ｋｃ　Ａ　Ｂ　Ｒ５にロードされる。次にＣＡＢＲ５の
内容は実行段階中にＣｎＨ２に出力され、実行段階のク
ロック・パルスの終了時には適当な宛先レジスタ１にロ
ードされる。

３ビツトのＳＤフィールドは、工Ｘフィールドの制御の
下で形成される即値オペランドの（スタック１内の）宛
先レジスタを決定する。即値ロード型の命令の場合、Ｓ
Ｄの１及び２ビツト（命令ビット６及び７）は、通常は
ＯＰコード・ビットである命令ピッ）５（ＳＤＯ）によ
って延長され、必要な６ビツトの宛先レジスタ・アドレ
スを生じる。ビットＳＤ１及びＳＤ２は、スタック１の
左側又は右側の４つのレジスタのどれが宛先かを決定し
、ピッ）ＳＤＯは左側又は右側のレジスタ群を選択する
。

ロード命令（Ｌ） ロード（ｇ命令（ｏｐコード００１０）（第２Ｂ図参照
）のフォーマットは、オペランド・フィールドが１６ビ
ツトではなく１５ビツトを含んでいる事を除けば、上記
のｌ’−ＬＩ（Ｒ又はＬ）Ｊ型の命令に類似している。

命令のビット２３、フォーマット中の下位オペランド・
ビットは、ロード命令中のＳＤフィールドの上位ピッ）
（ＳＤＯ）として使用され、スタック１の左側又は右側
の宛先レジスタを完全に指定することを可能にする。

ロード命令のオペランドは、次のようにしてＲＡＭアド
レスを形成するのに使われる。即ち、１５ビツトのオペ
ランド・フィールド及び追加されたゼロ（０）が、第２
Ｂ図に示すように、１６ビツトの選択されたインデック
ス・レジスタ（■Ｘフィールドによって指定されるよう
にＲＯ１Ｒ４又はゼロ）に加算され、結果がＣＡＢＲ５
に置かれる。

この動作は命令のデコード段階中に起きるゆロード命令
の実行動作、においては、ＣＡＢＲ５の内容がＣＡＨに
出力されるので、これは即値オペランドとしてではなく
　ＲＡＭ２４又はメモリ・マツブトＩ１０（ＭＭＸｏ）
によってアドレスとして使用できる。このアドレスから
のデータは、実行段階中にＣＤＢ４に置かれ、そして実
行段階終了のクロック遷移において宛先スタック・レジ
スタ中にロードされる（命令のＳＤフィールドがレジス
タ・アドレスを指定する）。

記憶命令（ｏｐコードｏｏｉｉ）は、任意のスタック・
レジスタの内容を、指定されたＲＡＭ２４の記憶位置に
移動する事を可能にしている。第２Ｃ図に示すように、
この命令のフォーマットはロード命令のフォーマットに
非常によく似ている。

相違点は、ロード命令のＳＤフィールドが、記憶命令の
フォーマットではＳＣフィールドになっている事である
。ＳＣフィールドは、内容を記憶すべき８つのスタック
・レジスタの１つを選択するのに役立つ。

記憶命令のデコード動作は、ロード命令のそれに似てい
る。即ち、１５ビツトのオペランド・フィールドの内容
及び追加されたゼロ（０）は、命令中の■Ｘビットによ
って指定されたインデックス・フィールドにＡＤＤ　　
ＧＥＮ加算器で加算され、その結果はデコード段階の終
了時にＣＡＢＲ５の中に置かれる。

実行段階中に、ＣＡＢＲ５の内容は共通アドレス・バス
（ＣＡＢ）２３上に置かれ、そこでＲＡＭ２４又はＩ１
０デバイスによってアドレスとして使用される。記憶さ
れるべきデータは、命令のＳＣフィールドによって指定
されるスタック・レジスタから取り出される。指定され
たレジスタの内容は、ＣＭＵＸバス乙に出力され、次に
ドライバ１５（第１図参照）を経由してＣＤＢ４に供給
される。実行段階を終了するクロック遷移において、Ｃ
ＤＢ４の内容は、ＣＡＢ２３上に存在する宛先アドレス
にロードされる。

条件付分岐命令（ＢＣ） 条件付分岐命令（ＯＰコード０１００）のフォーマット
は、第４Ａ図に示すように、１２ビツトのオペランド・
フィールドを有している。残シの１２ビツトはＯＰコー
ドに加えて、２ビツトの■Ｘフィールド、２ビツトの分
岐型（ＢＴ）フィールド及び４ビツトの分岐条件選択（
ＢＣ８）フィールドを含んでいる。インデックス（ＩＸ
）フィールドの制御動作は表３に、ＢＣ８のコードは表
４に、そして分岐型は第４Ａ図に要約されている。

分岐命令は、他の全ての型の命令とは異なり、他の命令
の場合のデコード・サイクルの終了時に実行される。即
ち、分岐命令は、２番目の機械サイクルの間にデコード
され、そのサイクルの終りのクロック遷移の時に実行さ
れる。

表３に説明されている種々の分岐条件信号は、分岐命令
が実行されている時のＡＬＵ２の条件から生じるか、又
はビット依存分岐の場合は、ＣＤＢ上の個々のビットの
状態に基づいて生じる。分岐するか又は否かの判定は、
バッファされた条件ではなく、分岐命令の第２サイクル
の間に機械内に存在する「ホット」な条件に基づいてい
る。従って、使用される分岐条件は、分岐命令が第２サ
イクル中にある時に第３（実行ンサイクルにある命令の
結果でなければならない。

条件付き分岐命令の実行動作は、直接又は間接のいずれ
かでありうる。この機械の場合、直接分岐はＡＤＤ　　
ＧＩＮ加算器１４の出力を直接的にＩＡＲＩ６にロード
する事と定義される。間接分岐はＣＤＢ４の内容をＩＡ
ＲＩ　６にロードする事と定義される。もちろん、命令
のＢＣＳフィールドによって指定される分岐条件が満足
されなければ、次の順序の命令アドレスがＩＡＲＩ６に
ロードされる。

分岐の実行動作は第２段階の終りに起きるので、（第６
段階で）実行中の命令との直接的な時間の重なりが存在
する。従って、（例えば）ＡＬＵ２を利用した計算動作
は分岐の実行と同時に起き、ホットな分岐条件を提供す
る事が可能である。一般に、ＡＬＵ２によって形成され
る分岐条件は直接的にしか使われないので、有効な分岐
条件を提供するために、このようにして任意の条件付き
分岐をオーバラップさせる事ができる。また、間接的分
岐（ＣＤＢ４の内容がＩＡＲＩ＜５にロードされる）が
望塘れるならば、分岐命令が実行されている間に転送動
作がＣＤＢＪ上に正しい分岐先アドレスを置くようにす
る事が必要である。複合命令（ＳＴＣ及びＬＸＣＮ）及
び計算（Ｃ）命令は、分岐が実行されている間にＡＬＵ
２及びＣＤＢ４の両者を付勢する事ができる。（計算命
令は実行時にＣＭＵＸバス６の内容をＣＤＢＪ上に出力
させる。） バイト・ロード／挿入命令（ＬＩＢＹ）バイトのロード
／挿入命令は、プロセッサがある種のバイト操作動作を
行なえるようにするために設計された。特に、ＬＩＢＹ
は、ＣＤＢ４の上位バイト又は下位バイトを８つのスタ
ック１のレジスタの任意のものの上位バイト又は下位バ
イト位置にロードする事を可能にする。宛先のスタック
・レジスタの影響を受けないバイトは、その過程でゼロ
にされても又不変のままでもよい。

ＬＩＢＹのフォーマットは、第３図に示すように、（４
ビツトのＯＰコードに加えて）２ビツトのＩＸフィール
ド、２ビツトの宛先バイト選択（ＤＢＳ）フィールド、
宛先レジスタを指定するための３ビツトのアドレス・フ
ィールド、及びゼロ／挿入選択（ＺＩＳ　）フラグ・ビ
ットを含んでいる。またＬＩＢＹ命令には、１２ビツト
のオペランド・フィールドも存在する。ＤＢＳ及びＺＩ
Ｓビットによって定義される動作は、第３図に要約され
ている。

ＬｒＢＹのデコード段階（第２サイクル）の間に起きる
動作は、アドレスの形成がいくらか違っている点以外は
通常のロード命令と同じである。

ＬＩＢＹの場合、１２ビツトのオペランド・ビット（表
３に示すように、上位ビットが拡張された４つの場所を
有する）が、ＩＸフィールドによって指定されたインデ
ックス値に加算される。この加算結果は、デコード段階
の終了時にＣＡＢＲ５にロードされ、実行サイクル中に
アドレスとして使われる。実際は、ＣＡＢＲ５の上位１
５ビツトだけがＲＡＭ又はＩｌｏのアドレスとして使わ
れ、下位ビットはＣＤＢ４のどのバイトが宛先レジスタ
にゲートされるかを決定する。

ＬＩＢＹ命令に関して起きる実行動作は次の通りである
。

１、　　ＣＡＢＲ５の内容が共通アドレス・バス２３（
ＣＡＢ）にゲートされ、所望のＲＡＭ２４又は■１０デ
ータ全アドレスするために使われる。アクセスされたデ
ータは共通データ・バス４（ＣＤＢ）上に置かれる。

２、　　ＣＡＢＲ５の下位ビットは、３ビツトの宛先ア
ドレス・フィールドによって指定されるレジスタ１の入
力にゲートされるＣＤＢ４の１つのバイトを決定する。

同時にこのレジスタの現在の内容も、ｒＡＪスタック１
の出力ポートを経由して選択され、ＡＬＵ２ヘゲートさ
れる。ＡＬＵ２は、命令中のＺＩＳフラグ（ビット１１
）の状態に依存して、ｒＡＪ入力を出力に与えるか又は
全部ゼロの出力を与える。

！１．ＡＬＵ２の出力の１バイト、ＣＤＢ４から取り出
されなかったもの、はＣＤＢ４からのバイトとして同じ
宛先スタック・レジスタの入力にゲートされる。従って
、宛先スタック・レジスタが実行サイクルの終了時にク
ロックされる時、１６ピツト、ＣＤＢ４からの半分及び
ＡＬＵ２の出力からの半分がそれにロードされる。

以上の動作を要約すると、下記の通りである。

デコード： １）（ＩＤＲ）デコード→ＥＸＲ ２）（オペ２ンド＋ゼｏ　ＯＲ（ＲＯ＞　ＯＲ＜Ｒ４〉
）→ＣＡＢＲ（→ＣＡＢ） 実行： １）（ＲＡＭ（ＣＡＢＲ）＞→ＣＤＢ ２）＜ＣＤＢ（Ｓ）＞→Ｒ（ＡＢＣ，（ＭＮ））５）（
Ｒ（ＡＢＣ））又は０００・・・・０→ＡＬＵ「Ａ」入
力 （注）ｚｒｓビット（ｐ）はＡＬＵ入力の選択を決定す
る。

４）ＡＬＵ出力→Ｒ（ＡＢＣ，１（ＭＮ））無条件長分
岐命令（ＢＬＵ） 無条件長分岐命令は、６５５５６個の命令の、本来のア
ドレシング範囲内の任意の命令に即座に分岐する手段を
プロセッサに提供する。このために、第５図に示すフォ
ーマットは、１６ピツトのオペランドを含んでいる。Ｂ
ＬＵ命令の型は無条件分岐だけに関するものである。

第５図から、命令フォーマットは、２ビツトのＩＸフィ
ールド及び２ビツトの分岐型（ＢＴ）フィールドを、ｏ
ｐコード（＝ｏｉｉｏ）及びオペランド・フィールドに
加えて含んでいる。インデックス選択（ＩＸ）オプショ
ンは弐６に、分岐型（ＢＴ）は第５図に要約されている
。

条件付き分岐命令（ＢＣ）と同様、ＢＬＵ命令は２査目
の機械サイクル中にデコードされ、そのサイクルを終了
させるクロック遷移の起きる時に実行される。

ＢＬＵのデコード動作では、表３に示すようＫ。

命令の１６ビツトのオペランドに、選択されたインデッ
クス・レジスタの内容（又はゼロ）を加算する事によっ
て、分岐先アドレスを求めている。

条件付き分岐におけるようＫ、第２（デコード）サイク
ルの終了時に、ＡＤＤ　　ＧＥＮ加算器１４の出力又は
ＣＤＢ４が選択され、ＩＡＲ１６にロードされる。従っ
て、長分岐命令は条件付き分岐のように、直接分岐又は
間接分岐のいずれも可能である。直接又は間接分岐の決
定は、命令のＢＴフィールドによって制御される。

計算命令（Ｃ） 計算命令（Ｃ）は、一般的な計算のために使用され、転
送動作を伴なわない。転送動作が存在しないので、計算
命令はＩＸフィールド又はオペランドを必要としない。

他の命令でインデックス制御及びオペランドのために使
用されているビットは、代わりに実行される算術演算の
特別な側面を制御するために利用されている。この命令
の棟々の制御ビット、及びそれらが従うオプションは、
第６Ａ図〜第６Ｄ図に要約されている。これらの「個々
の制御ビット」の用途は、下記の命令フォーマットの説
明において詳述される。

第６Ａ図に示されているｒＸＪ選択制御ビット（ビット
４）、ＲＸＣビットは、スタック１のレジスタＲ５から
の乗数３（ｒＸＪ）の基準化選択を制御するために、Ｒ
Ｅ、ＦＵＮＯ及びＦＵＮ１ビット（ビット２２．１１及
び１２）と共に使用される。「Ｘ」の基準化選択の詳細
は第６Ａ図に示されている。

計算命令のビット５は、ＭＥビット（ビット２１）がオ
ンである事によって、乗算器のクロッキングが一般にエ
ネーブルされている場合でも、下位の１６ビツトの積ビ
ット及び対応する部分積ビットへのクロッキングを選択
的に禁止する事を可能にする。この制御は、以前に保存
された積及び部分積全乗算器３のパイプラインに回復さ
せる時に使われる。

命令ビット６．７及び２３は共にＳＣフイールドを構成
する。このフィールドは主に、内容がＣＭＵＸパス６に
ゲートされるレジスタをアドレスするのに役立つ。ＲＥ
ビット（ビット２２）がオンの時、ＳＣフィールドは積
レジスタ・セグメント（第６Ｃ図参照）又はＭＣＲ８又
はＰＳＲ９の内容（第６Ｄ図参照）を選択して、ＣＭＵ
Ｘバス乙の上に出力するために使われる。

計算命令のビット８．９及び１０はＳＡフィールドを構
成する。このフィールドは、内容ＩＡＬＵのｒＡＪ入力
に供給すべきレジスタをアドレスするために使われる。

またこれは、ＡＬＵ２の出力がスタック１に書き戻され
るべき時にその出力の宛先を指定するのに役立つ。

５つの命令ビット１１〜１５は、ＡＬＵ機能選択（ＦＵ
Ｎ）フィールドを構成する。このフィールドのピッ）１
１（ＦＵＮＯ）は、積又はレジスタの情報がＡＬＵ２の
ｒＢＪ側に供給されるべきか否かを指定でき、且つ使用
されるＡＬＵ２の機能の組を決定できるという点で、実
行される動作を変更する。表５Ａ及び５Ｂは各々ＦＵＮ
Ｏ＝０及びＦＵＮＯ＝１の場合のＡＬＵの機能を示して
いる。（計算命令だけのために）選択された機能の特定
の組はレジスタ拡張ビットＲＥとＦＵＮＯとの組み合わ
せによって決定される事に注意されたい。第６Ｂ図、第
６Ｃ図及び第６Ｄ図は、各々の場合にどのＡＬＵ機能選
択コードが使用されるかを示している。

計算命令のビット１６〜２２は、特殊な制御オプション
の組を提供する。それらは下記の通シである。

ビット１６、アンロック・エネーブル（ＵＥ）ビットは
、それがオン（１）の時、命令の実行中にＡＬＵ２によ
って生成された条件がＰＳＲＨ９のビット６及び１１〜
１５中に保存される事を可能にする。このビットがオフ
（０）の時、ＰＳＲＴ（９は、計算が実行される時に変
更される事は許されない。

ビット１７、割込み禁止（ＩＩ）フラグは、計算命令に
続く任意の命令に関する割込み保護を提供する。即ち、
もしＩＩがオン（ビット＝１）であれば、次に引き続い
てアクセスされる命令は、たとえ割込みが係属中であっ
ても実行される。この機構は、保護された計算命令の直
後に置かれた分岐命令が、割込みの機会を与える事なく
、計算命令によって生成された条件に基いて実行される
事を可能にする。

スタック禁止（ＳＩ）フラグ（ビット１８）は、計算命
令によって生成されたＡＬＵの結果がスタック１に書き
戻される事を禁止する事を可能にする。書き戻しはビッ
トがオン（１）の時に禁止される。

ビット１９、「Ａ」禁止（ＡＩ）フラグは、ＡＬＵのｒ
ＡＪ入力を全てゼロにするために使用できる。表５Ａ及
び５Ｂが特にＡ［＝Ｏ（［ＡＪは禁止されていない）の
場合の動作を示している事に注意されたい。ＡＩ＝１の
時、表５Ａ及び５Ｂ中の項Ｒ８Ａは０で置きかえなけれ
ばならない。

ＡＬＵのキャリー人力の選択は、表５Ａ及び５Ｂに示す
ようにＦＵＮフィールドによって示される。しかしなが
ら、計算命令において、キヤＩ７−人カニネーブル（Ｃ
ＩＥ）フラグ（ビット２０）が、選択されたキャリー人
力を禁止する手段を提供する。もしエネーブルされてい
なければ（ＣＩＥ＝０）、ＡＬＵへの実際のキャリー人
力はゼロになる。衣５Ａ及び５ＢはＣＩＥ＝１の時に実
行されるＡＬＵ動作を示している事に注意されたい。

乗算器３のパイプラインは、計算命令が実行される時、
乗算器エネーブル（ＭＥ）フラグ（ビット２１）を１に
セットする事によって、それがエネーブルされている時
にのみサイクルする。種々のＡＬｔＪ機能制御コードは
、計算を実行している時に乗算器のパイプラインを移動
させるが否かを決定しない事に注意されたい。ＭＥビッ
トのみがその制御を提供している。

レジスタ拡張フラグ（ビット２２）は、ＡＬＵのｒＢＪ
側への入力として選択できるソースの数を拡張するため
に使用される。ＲＥ及びＦＵＮＯは共に、ＡＬＵのｒＢ
Ｊ入力を決定し、（表５Ａ、５Ｂに示すように）ＡＬＵ
の機能制御を選択する。

付加的な注意事項： １、　　ＣＭｔＴＸバス６の内容は、計算命令の実行中
にＣＤＢ４上に置かれる。従って、間接分岐命令が計算
命令の直後に置かれるならば、それは間接分岐先アドレ
スとして使用できる。

２、計算命令はオペランド・フィールドを持たないので
、デコード段階の終りにＣＡＢＲ５に置かれる数値は無
意味である。

形式ＩＸＸＸのＯＰコードを有する全ての命令は、フォ
ーマットがいくらか類似している（第７図参照）。これ
らは、データ転送と計算の両方の動作を行なうので、複
合命令又は並行命令と呼ばれている。形式１０００の１
つのＯＰコードは、記憶及び計算（ＳＴＣ）命令を表わ
している。残りの７つのＯＰコード（下記に示す）の命
令はロード、被乗数選択及び計算（ＬＸＣ）命令である
。

第７Ａ図に示すように、ＳＴＣ命令は、８つのスタック
・レジスタのうちどれがアクセスされ、その内容がＲＡ
Ｍ２４に移動され得るかを指定するためのＳＣフィール
ド（ビット４．６及び７）を含んでいる。通常は■ＸＯ
である、命令ビット０４はＳＣＯとして使用される。従
ってインデックス制御オプションは、ＩＸＩビット（命
令ビット０５）のみによって選択される。２つのインデ
ックス制御オプションが、表３に示すように許されてい
る。ＳＴＣ命令の残りのビットは、５ビツトのＳＡフィ
ールド、５ピツトのＦＵＮフィールド及び８ビツトのオ
ペランドを構成する。ＳＡ及びＦＵＮフィールドは以前
に計算（Ｃ）命令に関して定義したのと同一の性質を有
している。

他の命令型の多くがそうであるように、ＳＴＣ命令に関
するデコード動作は、アドレスの形成を含んでいる。Ｓ
ＴＣ命令において、これは命令から得られた８ビツトの
オペランド・フィールドを、表３に示すような方法で、
選択されたインデックス・レジスタ（ＲＯ又はＲ４）の
内容に加算するステップを含んでいる。この加算を行な
う時、下位のオペランド・ビットが上位オペランド・ビ
ットの直前の位置に置換され、従ってそれは（実行中に
）アドレスとして使われる結果の上位１５ピツトの形成
に関与する。デコード・、サイクルの終りのクロック遷
移の時に、デコードされた命令はＥＸＲ２２にロードさ
れ、形成されたアドレスはＣＡＢＲ５にロードされる。

上記のように、ＳＴＣは転送と計算の両方の実行動作を
有する。転送動作は下記のように行なわれる。

１、　実行サイクル中、ＳＣ（命令ビット１．２及び６
）によって指定されたスタック・レジスタの内容がＣＭ
ＵＸパス６及びＣＤＢ４にゲートされ、ＣＡＢＲ５中の
アドレスもＣＡＢ２３上に置かれる。

２、実行サイクルの終りのクロック遷移において、ＣＤ
Ｂ４の内容は、ＣＡＢ２３（ＣＡＢＲ５の内容）によっ
て指定されたＲＡＭ２４又はＩｌｏのアドレスに書込ま
れる。

同時に、下記の計算動作が行なわれる。

１、実行サイクル中、ＦＵＮＯ（ビット１１）、即ちＦ
ＵＮフィールド（命令のビット１１〜１５）の上位ビッ
トは、ＣＭＵＸバス６の内容又は積セグメントのどちら
がＡＬＵのｒＢＪ入力にゲートされるかを決定する。同
時に命令のＳＡフィールドによって指定されるレジスタ
が、ＡＬＵのｒＡＪ入力にゲートされる。

２、次に、やはシ実行すイクル中に、ＡＬＵがＦＵＮフ
ィールドの下位４ピツトによって決定されるように結果
を形成する（表５Ａ及び５Ｂ参照）。

３、　実行サイクルの終シのクロック遷移の時に、ＡＬ
Ｕの結果が、ＦＵＮフィールドによって指定される通り
に配置される。即ち、それはＳＡフィールドによって指
定されるスタック・レジスタ中に書込まれるか又はされ
ないかである。

以上の動作を要約すると下記の通りである。

デコード動作： １）（ＩＤＲ）デコード→ＥＸＲ ２）（オペランド＋〈ＲＯ〉又は（Ｒ４＞）→ＣＡＢＲ
（→ＣＡＢ） 実行動作： １ン　（Ｒ（ＤＥＦ）＞→ＣＭＵＸ−４ＣＤＢ、（及び
被乗数：ＭＣＲの制御の下で） ２）（ＣＤＢ）→ＲＡＭ（ＣＡＢＲ） ３）＜ＣＭＵＸ＞（ＦＵＮＯ＝０の時）又はくＲＰ＞（
ＦＵＮＯ＝１の時）→ＢＭＵＸ４）（ＢＭＵＸ）＊（Ｒ
（ＡＢＣ）→Ｒ（ＡＢＣ） ＳＴＣに関する付加的なコメント： １、計算命令と違って、複合命令は乗算器３のパイプラ
インのサイクル動作を制御するための特別なビットを含
まない。ＳＴＣ命令の場合、乗算器のパイプラインのサ
イクル動作は、ＭＣＲＨ８のビット０９（第９Ａ図参照
）、ＭＳＦピットによって制御される。ＭＳＦビットが
オフの時、ＳＴＣ命令が実行されても乗算器パイプライ
ンは決して動かない。ＭＳＦがオンの時、パイプライン
はＳＴＣ命令の実行時に常に動く。

２、ＣＭＵＸバス６上に置かれた、選択されたレジスタ
内容は、乗算器パイプラインがクロックされれば、乗算
器３に関する被乗数入力として扱われる。

ロード及び計算命令（ＬＸＣ） 形式ＩＸＸＸ（但しＸＸＸは０００ではない）のＯＰコ
ードを有する全ての命令は、ロード、被乗数選択及び計
算命令（ＬＸＣｎ、但しｎ＝１〜７）である。ＳＴＣ命
令同様に、これらも転送（ＲＡＭ２４からスタック・レ
ジスタへ）動作及び計算動作の両者を起こさせるので、
複合命令である。（第７Ｂ図参照） ＬＸＣ命令の下位２バイトは、上記ＳＴＣ命令と同一の
ＳＡフィールド、ＦＵＮフィールド及びオペランドを含
んでいる。上位バイトは４ビツトのＯＰコード・フィー
ルド、２ビツトのＩＸフィールド及び２ビツトのＳＤフ
ィールドを含む。ＬＸＣのＳＤフィールド（ビット６及
び７）は、ＲＡＭ２４からＣＤＢ４ｅ経由して来るデー
タを受は取るための宛先レジスタを指定するのに必要な
アドレスの一部を形成する。上位ＳＤピット、即ち左又
は右の４レジスタ群を選択するビットは、単にＳＡフィ
ールドの上位ビットの反転である。

ＳＡフィールドはＡＬＵによって形成された結果に関す
る宛先レジスタを指定するので、ＲＡＭ２４から（ＣＤ
Ｂを経由して）スタック・レジスタに行くデータは、Ａ
ＬＵの結果によって使用されていないスタックの入力ボ
ートに入らなければならない。言い換えると、ＡＬＵの
結果はＳＡＫよって指定されたスタック入力ボートを使
用し、一方ＣＤＢ４からスタック１へ行くデータは、常
に不使用中の入力ボートに指向される。

ＬＸＣ命令のビット１．２及び６は共に、実行時に内容
がアクセスされＣＭＵＸバス乙にゲートされるスタック
・レジスタのアドレスを構成している。これら３ピツト
は実際はＯＰコード・フィールドの一部分であり、組み
合せ０００（これはＳＴＣ命令に関するものである）を
含み得ない。

従って、スタック・レジスタ１．２．３．４．５．６又
は７だけが、ＬＸＣ命令でスタックのｒＣＪ出力ボート
を経由してアクセスできる。表２Ｂから明らかなように
、７つのＬＸＣ命令の各々は、１つの特別なレジスタが
ＣＭＵＸパス６に対して選択される事を前提としている
。その他の点では７つの命令は全て同一である。

ＣＭＵＸバス６上に置かれた、選択されたレジスタの内
容は、もしもＦＵＮフィールドによって乗算が指定され
ていれば（Ｆ’ＵＮＯ＝Ｉ　Ｌ乗算器５に関する被乗数
入力としても扱われる。ＳＴＣ命令と同様に、ＬＸＣ命
令は乗算器パイプラインのサイクル動作を制御するため
の特別のビットを持たない。その代シに、乗算器パイプ
ラインの制御は、ＦＵＮフィールドの上位ピッ）　（Ｆ
ＵＮＯ）によって指定されるＡＬＵ制御機能によって与
えられる。従って、形式１ｘｘｘｘのＡＬＵ機能制御コ
ードのみがＬＸＣ命令中に乗算器パイプラインを移動さ
せる。

ＬＸＣ命令に関するデコード動作は、可能なインデック
ス制御オプションがよシ広範である事を除けば、ＳＴＣ
と同一である。表３に示すように、ＩＸフィールドの組
み合わせＯＯ及び０１は即値ロード実行動作を指定し、
一方組み合わせ１０及び１１はロード実行動作を指定す
る。即値データを形成する工程は、アドレスを形成する
工程とは異なるという点で、デコード時に相違が見られ
る。

これらの工程の各々は表３に定義されてｈる。■Ｘフィ
ールド値がどのようなものであっても、インデックス加
算の結果はデコード・サイクルの終りのクロック遷移の
時にＣＡＢＲ５に置かれ、同時にデコードされた命令は
ＥＸＲ２２にロードされる。

ＳＴＣ命令と同様に、ＬＸＣ命令の実行サイクル中には
転送動作及び計算動作が起きる。２つの可能な転送動作
のうち１つがＬＸＣの実行時に起き得る。

１、　もし転送か即値ロード動作であれば、実行サイク
ル中に、ＣＡＢＲ５の内容は共通データ・バス４（ＣＡ
Ｂ）及び宛先レジスタ（ＳＤ及びＳＡＯによって定義さ
れる）にゲートされる。これらのデータは、実行サイク
ルの終シのクロック遷移の時に宛先レジスタにロードさ
れる。

２、転送がロード動作であれば、ＣＡＢＲ５の内容が共
通アドレス・バス２３（ＣＡＢ）にゲートされ、ＲＡＭ
２４又はＩ／Ｑによってアドレスとして使われる。その
アドレスに存在するデータは、次にＣＤＢＪ上に置かれ
、指定された宛先レジスタにゲートされる。再び、実行
サイクルの終りのクロック遷移がデータを宛先１／ジス
タにロードする。

ＬＸＣ命令に関する計算動作は、一般に上記のＳＴＣに
関して定義したものと同一である。１つの相違点は、乗
算器パイプラインのクロック動作がＭＣＲＨ８ビットで
はなく、上位ＦＵＮピット（ＦＵＮＯ）によって制御さ
れる事である。

以上の動作を要約すると次の通シである。

デコード動作： １）（ＩＤＲ）デコード→ＥＸＲ ２）（オペランド十〇又は（ＲＯ）又は＜Ｒ４＞）→Ｃ
ＡＢＲ（→ＣＤＢ） 実行動作： １）（ＲＡＭ（ＣＡＢＲ））　→ＣＤＢ　→Ｒ（１Ａ、
ＨＤ）：ｌＸ０＝１の時 又は（ＣＡＢＲ）→ＣＤＢ−Ｒ（ＩＡ。

ＨＤ）：　ｌＸ０＝０の時 ２）＜Ｒ（ＤＥＦ）＞→ＣＭＵＸ（及び被乗数；ＦＵＮ
Ｏ＝１の時） ３）（ＣＭＵＸ）（ＦＵＮＯ＝０の時）又はくＲＰ）（
Ｆ’ＵＮＯ＝　１の時）→ＢＭＵＸ４）（ＢＭＵＸ）＊
（Ｒ（ＡＢＣ）＞→Ｒ（ＡＢＣ） 複合命令に関する一般的なコメントが必要である。即ち
、複合命令ＳＴＣ及びＬＸＣは、計算命令が有している
各制御ビットを全て有しているわけではない。従って、
複合命令に関して多くの可能な制御オプションの全てを
指定するために、個々の制御の状態はＡＬＵ２の機能制
御コード、ＦＵＮコードによって暗黙に指示される。言
いかえると、種々の個々の制御のデフオールド値が、複
合命令中の各々の異なったＦＵＮコードの組み合わせ毎
に、ある値に設定されている。各ＦＵＮコード毎の各個
の制御のデフオールドは、表５Ａ及び表５Ｂに定義され
ている。表を読む時、特定のＦＵＮコードに関して定義
される動作が正しく解釈できるように、どの型の命令が
考察されているかを正しく意識する必要がめる。

Ｅ−５，付加的なプロセッサ機構 前述の２つの章では、パイプライン動作及び命令セラ）
ｔ−含めて、プロセッサの基本部分について説明した。

この章は、以前説明しなかった機械の特殊な機構を取り
扱い、さらに特殊なインターフェースについて説明する
。

線型拡張アドレシング機構（ＬＥＡＦ　）はオプション
の機構であり、ＭＣＲＬ８のビット０、ＬＥＡビット（
第８Ｂ図参照）によって起動される。

これは、プロセッサによる命令記憶装置及びデータ記憶
装置の両者へのアドレス能力を、付加的に８ビツト拡張
する事を可能にする。この拡張を行なう論理回路は、プ
ロセッサによって制御される外部のＬＥＡＦアダプタ中
に殆んど含まれている。

プロセッサとＬＥＡＦアダプタ２７との間のインターフ
エースは第１２図に示されている。

拡張されたアドレス動作は、ＬＥＡＦアダプタと一緒に
プロセッサによって次のように行なわれる。

ＬＥＡＦアダプタは、プロセッサの４個のアドレシング
関係レジスタＩＡＲ１ＩＬＲ，ＲＯ及びＲ４の、各々８
ビツトまでの拡張部を含んでいる。

プロセッサのＡＤＤ　　ＧＥＮ加算器１４及び＋１加算
器２５からのキャリー（ＬＥＡＦインターフェース信号
は各々ＧＹ及びＬＥＡＹ）は、データ及び命令のアドレ
ス計算が外部レジスタにまで拡張できるように、アダプ
タに供給される。

命令型、使用されるアドレシング・レジスタ（なし、Ｒ
Ｏ１Ｒ４、ＩＬＲ）、分岐型及び変位の信号を含む、取
り出された命令の上位１３ピツトから直接ＬＥＡＦアダ
プタ２７によってデコードされた情報は、ＬＥＡＦアダ
プタがプロセッサと同期して８ビツトのデータ及び命令
のアドレスの拡張部の完全な計算２行なう事を可能にす
るために、アドレスのキャリーＬＥＡＹ及びＧＹと共に
使用される。

ＬＥＡＦの動作のための流れの制御は、下記のインター
フェース信号によってＬＥＡＦアダプタ２７に供給され
る（第１３図参照）。

１、ＩＬＲＥはＩＬＲホールド・ラッチの状態を定義す
る。

２、ＦＢＡＣは前景−背景ラッチの状態を与える。

３．６つのＩＲＷＣ（インターフェース読取／書込制御
）ビットは、現在の命令が順次的なものか又は分岐が起
きたかを示すためにデコードされる。

Ｉ　ＲＷＣ制御ビットはＬＥＡＦモードでは、少し違っ
たようにデコードされる（表１参照）。

ＬＥＡＦの動作 ＬＥＡＦモード（ＭＣＲＬ８のビット０がオ／）の時、
ロード（Ｌ）及び長分岐（ＢＬＵ）のような命令はＬＥ
ＡＦ’アダプタ２７中の拡張レジスタがプロセッサから
ロードされる事を必要とする。拡張レジスタをロードす
るために使われる方式は、ロード命令とそれに続く特別
な条件の間接分岐命令より成る２命令系列の実行を必要
とする。上記系列を実行すると、拡張されたワードの３
番目のバイトが、間接分岐命令の３番目の段階の間に共
通アドレス・バス２３を経由して、選択されたアダプタ
・レジスタに伝達される。この系列の一般的な形式は、
下記の通シである。

ロード 条件付き間接分岐 ２つの型の拡張アドレス命令に関するプロセッサとアダ
プタとの間の信号のフローが第１３図に示されている。

両方の場合、ロード命令が最初にアドレスの下位２バイ
ト１ｃＤ８４に移動させる。

次に後続する特別な条件付き分岐命令（ｏｐコード＝ｏ
ｉｉｏ、ＢＴ＝０１　）が２つの動作を引き起こす。

１、　最初に、先行するロード命令からのＡＬＵのデフ
ォルト条件に一致させるように、分岐条件選択（ＢＣ３
）コードの選択に基いて分岐が起きたシ又起きなかった
シする。

２、拡張アドレスの３番目の（上位）バイトが、共通ア
ドレス・パス（ＣＡＢ　）　２５ｔ−経由して、ＬＥＡ
Ｆアダプタ２７に供給される。

第１３図に示すように、分岐が起きなかった場合のロー
ド／ＢＣの系列は、外部インデックス・レジスタをロー
ドするために使用される。ロード／ＢＣＩ（記憶禁止の
条件付き分岐：ＯＰコード＝ｏｉｏｏ、ＢＴ＝１１）系
列が実行されると、ＢＣの動作に加えて、スタック・レ
ジスタの実際のロードが禁止される。ロード／ＢＣＩ系
列は、拡張アドレシングを伴なった直接分岐又はＧＯＴ
Ｏを実現するために使用される。ここでＢＣＳコードは
分岐が起きるように選択される。

もし実行される２命令系列がロード／ＢＡＬＩ（分岐及
びリンク間接；ＯＰコード＝０１１０、ＢＴ＝１１　）
であれば、ＢＣＩの動作に加えて、分岐に関する戻りア
ドレスを保存するためにＩＬＲ１５がロックされる。Ｂ
ＡＬＩに続く命令に関しては、ＮＯＰが強制的に実行さ
れる。ロード／Ｂ　Ａ、　Ｌ　Ｉ系列は、拡張アドレシ
ングを用いたアプリケーションに対する分岐及びリンク
の可能性を提供するために使われる。

一般に、分岐の間にＣＡＢ２３を使用する事はＬＥＡＦ
モードの動作に特有である。これはサイクル・スチール
（ＤＭＡ）のメモリ・アクセスが拡張アドレス動作と一
緒には使用し得ない事を意味している。

間接プログラム・アクセス（Ｉ　ＰＡ）機構は、プロセ
ッサがそれ自身の命令記憶装置を読取り、且つ書込む事
を可能にする。従って、（常駐の制御プログラムを用い
て）■１０装置を経由して受は取ったアプリケーション
又は診断プログラムを命令記憶装置に書込む事が可能に
なる。この型の動作を可能にする制御プログラムは、命
令記憶装置２０の中にあるか又はＲＯ８の形で含まれて
いる。そのような常駐のＩ１０制御プログラムは、ロー
カル又はリモートのホストと共に動作するのに必要なプ
ロトコル及びエラー検査を全て提供するように設計でき
る。第１４図はＩＰＡに関するフロー経路のブロック図
である。

ＩＰＡ機能は、２つの特別な分岐命令の変種ＢＩＰＡＲ
（分岐、ＺＰＡ読取）及びＢＩＰＡＷ（分岐、ＩＰＡ書
込）を用いて、プロセッサにおいて実現される。Ｂ　Ｉ
　ＰＡＲ命令は、命令記憶装置２０から命令金プロセッ
サの内部レジスタ（Ｒ５及びＭＣＲＨ８）に読取り、そ
こでデータとして操作する事を可能にする。ＢＩＰＡＷ
命令は、プロセッサ内の１対のスタック・レジスタ（Ｒ
Ｏ又はＲ４及びＲ５）からのデータを命令として、特別
な命令記憶装置２０の記憶位置に書込む事を可能にする
。

ＩＰＡ読取動作 ＩＰＡ読取命令Ｂ　ＩＰＡＲは、第４Ｂ図に示される特
別な実行動作を起こさせる。ＢＩＰＡＲ命令は、命令読
取動作を起こさせるために次のように用いられる。

ＢＩＰＡＲは、その実行の第３段階において、下記の２
つの特別な動作を起こさせる樵々の条件付き分岐命令（
ｏｐコード＝ｏｉｏｏ、ＢＴ＝００、ＢＣＳコード＝ｉ
ｉｉｉ、第４Ｂ図参照）で。

ある。

１、　　（ＡＤＤＲＥＳＳへの分岐によって）ＡＤＤＲ
ＥＳＳから取り出された命令は、強制的にレジスタＲ５
−＞の即値ロード命令としてデコードされる。これは、
その命令の下位２バイトを次のサイクルにＲ５へ移動さ
せる。

２、命令デコード・レジスタ１９（ＩＤＲ）とＭＣＲＩ
（８との間の特別なデータ信号経路が活性化され（第１
図参照）、読取られた命令の上位バイト及びその３個の
パリティ・ビットがＭＣＲ）（８０ビツト５〜１５に転
送される。

これらの動作は、読取られた命令及びそのバヂテイｔ、
ＩＤＲ１９からＭＣＲＨ８及びＲ５に転送させる。そこ
でそれは通常のレジスタ・データとして取り扱われる。

読取られた命令は、全ての他の命令同様にＩＤＲ１９を
通過するが、デコード又は実行はされず、それは単にプ
ロセッサのデータ・レジスタ空間に移動されるだけであ
る。

ＩＰＡ書込み動作 ＩＰＡ書込み機能は、ＢＩＰＡＷ命令によって提供され
る。これは特殊な間接分岐命令（ｏｐコード＝０１００
、ＢＴ＝０１、ＢＣＳコード＝１１１１）であって、そ
の分岐特性に加えて、その実行の第３段階にレジスタＲ
５の内容を、共通データ・バス４（ＣＤＢ）上に出力さ
せる（あたかも分岐命令がＲ５記憶命令であるかのよう
に）。

ＢＩＰＡＷ命令の動作は、全て第４Ｃ図に要約されてい
る。

ＢＩＰＡＷ命令を使用するために、最初に命令ビットを
スタック・レジスタＲＯ又はＲ４及びＲ５に記憶させる
必要がある。書込まれる命令の下位ビットはレジスタＲ
５の中に置かれる。上位の命令ビット及びパリティ・ビ
ットは、レジスタＲＯ又はＲ４中に置かれる。ＢｒＰＡ
Ｗ及びＢＩＰＡＲを含む命令系列は、スタック１からＣ
ＡＢ２３及びＣＤＢ４を経由して、命令記憶装置へ命令
ビットｔ−書込むために使われる。ＩＰＡ書込み動作に
関する命令系列は次のように与えられる。

上記系列中で、ＬＯＡＤ命令はＡＤＤＲＥＳＳの内容を
共通データ・バス４へ移動させる。ここでそれは間接分
岐ＢＩＰＡＷのためのアドレスを与える。ＢＩＰＡＷに
関するアドレス源はＣＤＢ４なので、命令実行の第６段
階において、ＡＤＤＧＥＮ加算器１４は、ＲＯ又はＲ４
の内容（プラス変位、表６参照）を、ＣＡＢ２５ｉ経由
して与えるために使用する事ができる。また、ＢＩＰＡ
Ｗはこの命令実行段階中に、Ｒ５の内容１ｃＤＢ４に出
力する。従ってパリティを含めて、書込まれるべき命令
全体がプロセッサの出力に（下位２バイトはＲ５からＣ
ＤＢＪを経由して、上位バイト及びパリティはＲＯ又は
Ｒ４からＣＡＢ２３を経由して）並列に現れる。インタ
ーフェース読取／書込制御（ＩＲＷＣ）信号は、ＩＰＡ
書込みが可能である事を外部メモリに通知する。

書込み系列中のＢ　Ｉ　ＰＡＲ命令は、命令記憶装置２
０に書込まれる命令が、ＩＤＲ１９にロードされる時に
実行されるのを阻止する。命令はプロセッサに入り、Ｉ
ＰＡ読取り動作で述べたようにＭＣＲ８及びＲ５に書込
まれる。

ＩＰＡ読取り及び書込み動作は、選択された拡張アドレ
シング機構（ＬＥＡＦ　）で使用する事ができる。

診　　断 プロセッサは、エラー条件の場合に、あるハードウェア
及びアプリケーションのパラメータをモニタする事を許
している。それらのパラメータは下記の通りである。

１、　アプリケーション・パ９メータ：ａ、ＡＬＵオー
バーフロー、ＡＶ ５９乗算器オーバーフロー、ＭＶ ２、　ハードウェア・パラメータ： ａ、命令のパリティ、ＩＳＰ　（５ビツト）ｂ。データ
記憶装置のパリティ、ＤＳＰ　（２ピツト） ｃ、Ｉ１０パリティ、ｌ０Ｐ（２ビツト）上記パラメー
タのいずれも、ＭＣＲＬに適当な禁止ビット（ビット６
〜７、第８Ｂ図参照）ｔ−セットする事によってエラー
検査を行なわないようＫできる。

有効な（禁止されていない）工２−検査が行なわれると
、侵犯情報がＰＳＲＨ９のビット０〜４（パリティ侵犯
フラグ）及びビット１３（ＡＬＵオーバーフロー・フラ
グ）に記憶される。乗算器オーバーフロー・フラグは、
積レジスタＲＰ２８に記憶されたビットから導き出され
る。いかなる侵犯もＰＳＲ９’ｉロックさせ、且つプロ
セッサを強制的にリセツ）（ＰＲＯＲ）させる。

ＰＲＯＲが開始されると、プロセッサは００２０（ｈｅ
ｘ）で始まる命令の実行を開始させられる。

またプロセッサ・リセットは命令リンク・レジスタ１５
（ＩＬＲ）もロックするので、ＰＲＯＲプログラム中に
ある診断ルーチンが、ＩＬＲ１５からエラーを起こした
命令の記憶位置及びＰＡＲ９の内容を調べる事によって
、問題は何であったかを決定する事が可能になる。また
ＰＲＯＲは、特殊なＰＳＲＬ９０−ド命令によっても、
強制的に起こすことができる。

パリティ プロセッサにおけるパリティ検査は、パイプラインの影
響によって複雑化しているので、特別な考慮が必要であ
る。パリティは奇であると仮定され、情報バイト当り１
パリテイ・ビットによって妥当にされる。パリティは命
令が読取られる時に、命令記憶装置に関して検査される
（３パリテイ・ビット）。データ記憶装置及びＩｌｏの
パリティ（２パリテイ・ビット）は、ロード命令に関し
て（データ記憶が読取られる時）検査され、記憶命令に
関して（データ記憶が書込まれる時）生成される。パリ
ティはプロセッサ内で参照パリティを発生させ、それを
外部ソースから供給されたパリティ・ビットと比較する
事によって、妥当性を検査される。

データ・パリティの侵犯は、ロード動作に関してＰＳＲ
Ｈ９のビット６及び４に記憶される。全ての非ロード命
令（プロセッサ・インターフェース上のＣＤＢ　Ｊを使
用しないものンの場合、内部データ・バスのパリティ発
生器の出力（これは通常、ロード情報の妥当性検査及び
記憶動作のためのパリティの発生のために使用される）
が、ＰＳＲＨ９のビット３及び４に記憶される。ＰＳＲ
Ｈ９に参照パリティ発生器の出力を保存する事は、プロ
セッサの算術ユニットを使って、論理の妥当性検査が行
なわれる事を可能にする。

ＰＲＯＲが起きる時、ＰＳＲＨ９に記憶された結果ｔ−
適切に解釈するために、診断プログラムは最初にＭＣＲ
Ｌ８に質関しなければならない。次に検査ピッ）　（Ｐ
ＳＲＨ９のビット３及び４、第９Ａ図）が、参照パリテ
ィ・ビット又はデータ・パリティ侵犯全表わしているか
どうかを判定するために、消去の過程が用いられなけれ
ばならない。

命令ハリティ検査は、ＭＣＲＬ８のビット３によってエ
ネーブルされ、独立に動作する。例えばＰＳＲＨ９は、
ＭＣＲＬ８の制御ビット３〜５（第８Ｂ図ンによって指
定される命令及びデータの両者のパリティ検査の結果を
常に反映する。内部命令パリティ発生器は、前述の間接
プログラム・アクセス（ＩＰＡ）機構を用いて、パリテ
ィに疑問のある命令をプロセッサの主データ経路に転送
し、そこで算術演算機構を用いて独立にパリティを検査
する事によって、妥当性を検査する事ができる。

下記の２つの表は、ＭＣＲＬ８の制御及び命令型の全て
の組み合わせに関して、ＰＳＲＨ９のビット０〜４に置
かれる情報を要約している。

命令パリティ 共通データ・バス・パリティ パイプラインの影響 パイプラインの動作及びエラー解析時の相違により、エ
ラー・パラメータは所定の命令と同じ時間には検査又は
記録されない。従って、リセットが起きた時にＩＬＲ１
５にロックされたアドレスは、エラーの型に依存して可
変な大きさだけ、エラーの生じた命令のアドレスから変
位する事になる。下記に、エラーの発生した命令がアド
レスＮにあったと仮定して、この現象を説明する。

順次的命令（分岐なし）の場合、エラーの発生した命令
のアドレスは、ＰＳＲ９からエラーの性質がわかれば、
ＩＬＲ１５の値を減らす事によって導き出す事ができる
。

命令リンク制御 エラーの発生した命令のアドレスに対するＩＬＲ１５の
変位は、分岐が関係している場合は問題を生じる。例え
ば、分岐／ロード又は分岐／計算の系列において、ロー
ド又は計算の命令でエラーが発生すると、ＩＬＲ２５中
のアドレスは、分岐ストリーム中のアドレスを含んだ−
ｊまである。このＩＬＲ１５の内容から、エラーの発生
したアドレスを決定する事は不可能である。

そのような場合に、エラーの発生したアドレスまでエラ
ーをトレースできるようＫするために、プロセッサは命
令リンク制御（ＩＬＣ）と呼ばれる選択可能な機構を有
している。ＩＬＣは、分岐／ロード又は分岐／計算の命
令系列が検出されると、２個のＮＯＰを挿入する事によ
ってエラーのトレース可能性を与えている。挿入結果は
下記のようになる。

分岐／ロード／ＮＯＰ／ＮｏＰ、及び 分岐／計算／ＮＯＰ／ＮＯＰ 従ってＩＬＲ１５がロックされた時、それがエラーの発
生した命令のアドレスを含む事が保証される。ＩＬＣは
ＭＣＲＨ８のビット４及び５（ＩＬＣＬ及びＩＬＣＣ）
によって、分岐／ロード及び分岐／計算の命令系列毎に
起動される。

分岐命令がロード命令又は計算命令に続く上記の型とは
、順序が反転した命令系列は問題を生じない事に注意さ
れたい。これは分岐命令の３番目のフェーズで、プロセ
ッサ・リセットが起きる時にＩＬＲ１５がラッチされる
からである。これは、分岐経路に先行する順次アドレス
が、ＩＬＲ１５にセットされる事を保証する。これはＩ
ＬＲ１５の制御の通常の機能であり、ＭＣＲａ中のＩＬ
Ｃビットとは無関係である。

以前に説明した間接プログラム・アクセス機構は、プロ
セッサによって命令記憶装置がロードされ且つ読取られ
る事を可能にする。これは、プロセッサの算術演算機構
を用いて、命令記憶装置２０中のプログラムに対して（
ＣＲＣ等の〕診断検査を行なう事を可能にする。

データ・メモリ及びＩｌｏのインターフェースデータ・
メモリ及びＩ１０装置は、外部ｃＤＢ４ｔ−経由してプ
ロセッサに取り付けられ、ＣＡＢ２６によってアドレス
される。Ｉ１０装置は、データ・メモリと同じアドレス
空間中にあると考えられる。Ｉ１０アドレス空間は、Ｍ
ＣＲＬ８　＜第８Ｂ図参照）のＩＯＳフィールドによっ
て、４つの可能なアドレス範囲（０〜３１．６３．１２
７又は２５５）のうち１つにわたるように選択される。

装置選択及び読取／書込の制御は、インターフェース読
取書込制御（Ｉ　ＲＷＣ）信号によって与えられる。デ
ータ・メモリ及びＩｌｏの制御に加えて、ＩＲＷＣは、
拡張アドレシングが使用される時にＬＥＡＦアダプタに
、分岐及びリセットの指示等の流れの制御も与える。

Ｉ１０アドレスは記憶位置０で始まシ、ＩＯＳフィール
ド（第８Ｂ図参照）によって指定される限界まで存在す
る。ＧＰＳＰ−１６内の論理回路がＣＡＢ’ｉモニタし
、Ｉｌｏがアドレスされている時を判定する。その時、
インターフェース内のＩ　ＲＷＣ線は適当な状態を取る
（表７参照）。

ＣＡＢビット００〜１４だけが、Ｉ１０アドレス・バス
を構成する（　ＣＡＢ　１５はアドレシングのためには
使用されない）。その結果、各Ｉ１０アドレスは常に偶
数と考えられる。従って（例えば）ＩＯ８＝０の場合に
、選択される３２のアドレスは００００から００５Ｅ（
Ｉ（ＥＸ）までの全ての偶数アドレスを含んでいる。

命令記憶装置２０及びデータ記憶装置１の両者は、直接
メモリ・アクセス（ＤＭＡ）インターフェース制御を通
じて、外部装置によってアクセスできる。外部装置から
のＤＭＡ要求は、次のサイクル境界において内部クロッ
クをディスエーブルさせる。この時、ＤＭＡ承認信号が
外部装置に与えられ、プロセッサのオフ・チップ・ドラ
イバは高インピーダンス状態にされ、外部装置はメモリ
・バスの制御を取得する事が可能になる。この状態はＤ
ＭＡＲコマンドが終了するまで維持される。

次にＤＭＡＡがリセットされ、プロセッサは次のクロッ
ク境界で正規のタスクを再開する。

ＤＭＡ予期（ＤＭＡＣン ＤＭＡ予期は、データ・メモリ・バス（ＣＤＢ、ＣＡＢ
、ＩＲＷＣ）が使われていない時に、外部装置がそれら
を制御する事を可能にする。これは「ＤＭＡサイクル・
スチール」モードの動作である。ＤＭＡＣインターフェ
ース信号は、デコードされている命令がロード命令でも
又記憶命令でもなく、従って次のサイクルにデータ・バ
スがプロセッサによって使用される事はなく、利用可能
であろうという事を外部装置に通報する。

外部的に生成された信号としての外ｇ（Ｓ　リセット（
又は電源リセット）は、記憶位置００００　（ｈｅｘ）
で始まる命令をプロセッサに実行し始めるようにする。

命令記憶装置のこの領域は、機械をクリアするために設
計されたプログラムを含んでいる。

ＰＯＷＲの動作は、ＰＯＷＲ信号が他の全ての条件をオ
ーバーライドする事を除けば、通常の割込みと非常に類
似している。ＰＯＷＲは特別なＰＳＲＬロード命令全実
行する事によっても開始できる。

Ｅ−６，付　表 ＳＤｌ、２１−００のｑ：常にゼｅ＋をＡ５又はＡ６に
加算：結果ｉＲＮへ、但しＮ譚１．２．３．４．５．６
．７゜＊７−ＢＮ（Ｎ−８，９，１０、・・・・２３〕
は、命令のオペランド・ビットである。

・・　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　チー　　　　　　Ｃ１氷 具約及び省略法： ］　　　＝論理的否定（ビット反転） Ｒ＠・・・・＝・・・・によって指定されるレジスタく
・・・・〉＝・・・・の内容 １・・・・１＝・・・・の大きさく・・・・が負の時は
１の補数） ＣＩＮ　　＝下位ＡＩ、Ｕビット位置へのキャリー人力 ＳＡ　　　＝選択されたＡ−ソース／宛先スタック・レ
ジスタのアドレス ＳＣ＝選択されたＣ−ソース・スタック・レジスタ ＊→　　＝飽和値を宛先スタック・レジスタのアドレス
に移動する。

ＢＯ＝＜Ｒ＠ＳＣ）の符号ビット（ビット０）がＣＩＮ
として選択される。

ＢＤ　　　＝中位積の丸めビットがＣＩＮとして選択さ
れる。

ＭＹ　　　＝下位積のキャリー・ビットがＣＩＮとして
選択される。

ＡＹ　　　＝以前に保存されたＡＬＵのキャリー出力（
ＰＳＲから）がＣＩＮとして 選択される。

ＲＰＬ　　＝下位積レジスタ ＲＰＭ　　＝中位積レジスタ ＲＰＨ＝上位積レジスタ Ｍ６＆ＵＥ＝　ＯＰ：ｌ−ドｏｉｉｉ（計算）の場合、
（Ｍ７＆ＵＥ）飽和力Ｍ　ＣＲＨヒツト：０１６　（ピ
ッ、ト。、７）とＵＥとの論理積によって制御され る。ＵＥのデフオールド値はＯＰコ −）”＝ＩＸＸＸの場合に適用される。

制御デフオールドの省略記法（１＝付勢）：ＲＸＣ＝　
ＲＸＣ乗数値（ＲＸ）基準化制御（第６Ａ図参照） ＬＰＨ＝下位乗算器パイプライン・クロック禁止 ＵＥ　　　＝アンロックΦエネーブル ＩＩ　　　＝割込みサービス禁止 ＳＩ　　　＝スタック書き戻し禁止 ＡＩ　　　＝　ｌ’−ＡＪＡＬＵ入力禁止ＣＩＥ　　＝
　ＡＬＵキャリー人力選択器エネーブル ＭＥ　　　＝乗算器パイプライン・クロッキング・エネ
ーブル ＲＥ　　　＝拡張レジスタ選択エネーブル注二 複合命令（ｏｐコード１ｘｘｘ）は、計算命令（ｏｐコ
ード０１１１）のような個々の制御ビットを持たない。

その代シに、表５Ａ、５Ｂの右欄に示すように、各制御
（ＦＵＮ）コードによって特別な制御ビットの設定が暗
黙に定められている。各制御ビットの機能は第６Ａ図〜
第６Ｄ図に示されている。

表７

【図面の簡単な説明】

第１図は第１Ａ図及び第１Ｂ図の関係を示す図、第１Ａ
図、第１Ｂ図は本発明の良好な実施例の信号プロセッサ
の概略図、第２Ａ図は即値ロード命令のフォーマットを
示す図、第２Ｂ図はロード命令のフォーマットを示す図
、第２Ｃ図は記憶命令のフォーマット全示す図、第３図
はバイト・ロード／挿入命令のフォーマットを示す図、
第４Ａ図は条件付き分岐命令のフォーマットを示す図、
第４Ｂ図はＩＰＡ読取命令のフォーマットを示す図、第
４Ｃ図はＩＰＡ書込命令のフォーマットを示す図、第５
図は無条件分岐命令のフォーマットを示す図、第６Ａ図
〜第６Ｄ図は計算命令のフォーマットを示す図、第７Ａ
図及び第７Ｂ図は複合命令のフォーマツｌ示す図、第８
Ａ図はＭＣＲＨの構成を示す図、第８Ｂ図はＭＣＲＬの
構成を示す図、第９Ａ図はＰＳＲＨの構成を示す図、第
９Ｂ図はＰＳＲＬの構成を示す図、第１０Ａ図は乗算器
の入力基準化ビット・フォーマツトラ示す図、第１０Ｂ
図は上位積及び下泣積の分割制御フォーマットを示す図
、第１０Ｃ図は中位横分割７オーマントを示す図、第１
１図はパイプライン動作の堆り出し、デコード及び実行
に関するデータ・フローを示す図、第１２図は拡張アド
レシング・インターフェース機構の概略を示す図、第１
３図は直接分岐及びインデックス・レジスタのロートニ
関する拡張アドレス動作を説明する図、第１４図は間接
プログラム・アクセス機能に関するデータ・７０−全示
す図、第１５図は乗算器及び槓保存回復回路を示す図で
ある。

Claims (2)

【特許請求の範囲】
1. （１）システム・クロック、作業用ファイル・レジスタ
   、命令記憶装置、命令デコード装置、算術論理演算装置
   、乗算器並びに上記ファイル・レジスタ、上記算術論理
   演算装置及び上記乗算器にディジタル・データを供給し
   、且つ実行される命令及び割り込みに応答して、上記算
   術論理演算装置及び上記乗算器を制御するための、相互
   接続用のデータ・バス及び命令バスを有するパイプライ
   ン式プロセッサにおいて、 上記算術論理演算装置、上記乗算器及び上記ファイル・
   レジスタが上記バスを経由して相互接続され、上記記憶
   装置からの命令が上記命令デコード装置においてデコー
   ドされ、 上記デコードされた命令を、後続する命令のデコード及
   び２番目の後続する命令の取り出しと同時に実行させる
   ために、上記算術論理演算装置を同期させるように上記
   システム・クロックが接続された パイプライン式プロセッサ。
2. （２）上記命令デコード装置及び上記システム・クロッ
   クに接続された割り込み制御論理装置と、割り込み条件
   の発生を信号するために、上記割り込み制御論理装置に
   接続された割り込み信号装置と、 上記命令デコード装置、上記割り込み信号装置及び上記
   割り込み制御論理装置に接続され、割り込みが発生した
   時に、割り込み保護されていないデコード中の命令の代
   わりにノー・オペレーション・ステップを実行させ、且
   つ上記割り込みに関するアドレスをアドレス・デコード
   装置にロードし、且つ上記命令のアドレスを記憶する装
   置とを有する特許請求の範囲第１項記載のパイプライン
   式プロセッサ。