JPS58168328A - 直並列変換回路 - Google Patents
直並列変換回路Info
- Publication number
- JPS58168328A JPS58168328A JP57050610A JP5061082A JPS58168328A JP S58168328 A JPS58168328 A JP S58168328A JP 57050610 A JP57050610 A JP 57050610A JP 5061082 A JP5061082 A JP 5061082A JP S58168328 A JPS58168328 A JP S58168328A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- output
- shift
- serial
- serial signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000005070 sampling Methods 0.000 abstract description 13
- 230000002950 deficient Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 3
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- 238000010586 diagram Methods 0.000 description 2
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- 238000012544 monitoring process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えば遠方監視制御装置をはじめとする信号
伝送回路に適用され、直列信号を並列信号に変換する直
列並列変換回路に関するものである。
伝送回路に適用され、直列信号を並列信号に変換する直
列並列変換回路に関するものである。
〈従来技術〉
従来の一直差列変換回路Ｆｉ嬉゛１図に示すように、パ
ルス発生部Ｉにおいて基準発振器１１の基準パルスは入
力端子１１の直列信号のビットに同期され、基準発振ｉ
ｉ！１ｍの出力タロツクパルスよシ入力直列栖号の各ビ
ットのは譬中央に位置したサンプリングパルスがサンプ
リングパルス発生回路１ｂで作られる。そのサンプリン
グパルスによって入力端子１１からの直列信号はシフト
レジスタ２に直列に―次入力される。一方そのシフトレ
ジスタ２におけるシフトする長さをビットカウンタ５に
よって決定する丸め、前記サンプリングパルスのパルス
数がビットカウンタ５で計数され、その計ａ蝋が設定数
になると、ビットカウンタ５から高レベルが発生する。
ルス発生部Ｉにおいて基準発振器１１の基準パルスは入
力端子１１の直列信号のビットに同期され、基準発振ｉ
ｉ！１ｍの出力タロツクパルスよシ入力直列栖号の各ビ
ットのは譬中央に位置したサンプリングパルスがサンプ
リングパルス発生回路１ｂで作られる。そのサンプリン
グパルスによって入力端子１１からの直列信号はシフト
レジスタ２に直列に―次入力される。一方そのシフトレ
ジスタ２におけるシフトする長さをビットカウンタ５に
よって決定する丸め、前記サンプリングパルスのパルス
数がビットカウンタ５で計数され、その計ａ蝋が設定数
になると、ビットカウンタ５から高レベルが発生する。
入力端子１１の直列信号前記サンプリングパルス、更に
シフトレジスタ２の終段よシの停止ビットがパリティ検
定部４に入力され、停止ビットが入力され良状態におけ
るパリティチェックか合格の場合はパリティ検定部４の
出力が高レベルになる。パリティ検定部４、ビットカウ
ンタ５の各出力が高レベルになるとゲート１２が開けら
れ、そのゲート１２を通じて基準発振器１ｍから、サン
プリングパルスよシも高い周波数のパルスが制御カウン
タ１ＢＫ入力され、制御カウンタ１３はその１番目の入
力でメモリー３に記憶指令を与え、シフトレジスタ２の
内容が並列にメモリー３に記憶される。その後、制御用
カウンタ１８０次の出力でシフトレジスタ２はクリアさ
れ、全体は初期状態になる。
シフトレジスタ２の終段よシの停止ビットがパリティ検
定部４に入力され、停止ビットが入力され良状態におけ
るパリティチェックか合格の場合はパリティ検定部４の
出力が高レベルになる。パリティ検定部４、ビットカウ
ンタ５の各出力が高レベルになるとゲート１２が開けら
れ、そのゲート１２を通じて基準発振器１ｍから、サン
プリングパルスよシも高い周波数のパルスが制御カウン
タ１ＢＫ入力され、制御カウンタ１３はその１番目の入
力でメモリー３に記憶指令を与え、シフトレジスタ２の
内容が並列にメモリー３に記憶される。その後、制御用
カウンタ１８０次の出力でシフトレジスタ２はクリアさ
れ、全体は初期状態になる。
このように従来の直並列変換回路はパルス発生部１のサ
ンプリングパルスをカウントするビットカウンタ６が必
要であシ、シかも、ビットカウンタ５の故障とシフトレ
ジスタ２のシフト状態とが無関係のためにシフト状態が
完全にシフトしないのにもかかわらず、ビットカウンタ
５が出力すると、シフトレジスタ２の内容をメモリー３
に記憶する可能性が起ｊｌうる。
ンプリングパルスをカウントするビットカウンタ６が必
要であシ、シかも、ビットカウンタ５の故障とシフトレ
ジスタ２のシフト状態とが無関係のためにシフト状態が
完全にシフトしないのにもかかわらず、ビットカウンタ
５が出力すると、シフトレジスタ２の内容をメモリー３
に記憶する可能性が起ｊｌうる。
〈発明の概簀〉
この発明の目的はビットカウンタを省略し、使用部品を
減少させることによる儒幀度の向上を図るとともに従来
の技術と何ら遜色ない直並列変換回路を提供することに
ある。
減少させることによる儒幀度の向上を図るとともに従来
の技術と何ら遜色ない直並列変換回路を提供することに
ある。
この発明によれば、従来の直並列変換回路においてビッ
トカウンタが省略され、これに代ってシフトレジスタは
その所定のシフト段に起動ビットがシフトされると、こ
れが検出されるように構成され、その検出出力が従来の
ビットカウンタの出力と同様に作用するようにする。つ
ｔｂこの検出出力が生じ走時にパリティ指定部のパリテ
ィチェックが合格の場合はシフトレジスタの内容をメモ
リーに並列に記憶する制御が行われる。
トカウンタが省略され、これに代ってシフトレジスタは
その所定のシフト段に起動ビットがシフトされると、こ
れが検出されるように構成され、その検出出力が従来の
ビットカウンタの出力と同様に作用するようにする。つ
ｔｂこの検出出力が生じ走時にパリティ指定部のパリテ
ィチェックが合格の場合はシフトレジスタの内容をメモ
リーに並列に記憶する制御が行われる。
〈実施例〉
この発明の実施例を第２図を参照して説明する。
嬉２図において第１図と対応する部分には同一符号を付
けである。
けである。
パルス発生部ｌでクロックパルスによっテ直列イ６号を
シフトレジスタ２に入力するタイｉングを計るためのサ
ンプリングパルスがサンプリングパルス発生回路１ｂで
作られる。シフトレジスタ２はサンプリングパルスによ
って端子１１の入力直列信号を１ビツトずつシフトし、
並列信号に貸換する。入力直列信号はさらにサンプリン
グパルスのタイｉングで一纏正の状態が偶数、奇数の状
態を嫉視するパリティ検定部４に入力される。
シフトレジスタ２に入力するタイｉングを計るためのサ
ンプリングパルスがサンプリングパルス発生回路１ｂで
作られる。シフトレジスタ２はサンプリングパルスによ
って端子１１の入力直列信号を１ビツトずつシフトし、
並列信号に貸換する。入力直列信号はさらにサンプリン
グパルスのタイｉングで一纏正の状態が偶数、奇数の状
態を嫉視するパリティ検定部４に入力される。
この実施例では並列信号をメモリー３に記憶するタイ建
ングを作る九めに、入力直列信号の長さＮに対してシフ
トレジスタ２０出力ＯＮ＋１の立上シを検知する。つま
シフトレジスタ２の（Ｎ＋１）シフト段の出力をグー）
１４へ与えると共にグー）１４にサンプリングパルスを
与える。入力直列信号の起動ビットが（Ｎ＋１）シフト
ｊｌＫシフトされるとその時点のパリティ検定部４の検
定合格出力とグー）１４０出力とによってゲート１２が
開らかれ、従来と同様にゲート１２の出力パルスによシ
制御用カウンタ１３が動作し、メモリー３にシフトレジ
スタ鵞の出力を同時に記憶する。
ングを作る九めに、入力直列信号の長さＮに対してシフ
トレジスタ２０出力ＯＮ＋１の立上シを検知する。つま
シフトレジスタ２の（Ｎ＋１）シフト段の出力をグー）
１４へ与えると共にグー）１４にサンプリングパルスを
与える。入力直列信号の起動ビットが（Ｎ＋１）シフト
ｊｌＫシフトされるとその時点のパリティ検定部４の検
定合格出力とグー）１４０出力とによってゲート１２が
開らかれ、従来と同様にゲート１２の出力パルスによシ
制御用カウンタ１３が動作し、メモリー３にシフトレジ
スタ鵞の出力を同時に記憶する。
く効 呆〉
以上の説明から明らかのように１従来のビットカウンタ
５のかわ）にこの発明で杜簡易でしかもグー）１４で構
成できるためＫ（ｌｌＪｔの向上が計れるとと４にメモ
リー３とシフトレジスタ２とが直接的に関連付けられて
いる九めに不要データをメモリー３に記憶するヒともな
い。
５のかわ）にこの発明で杜簡易でしかもグー）１４で構
成できるためＫ（ｌｌＪｔの向上が計れるとと４にメモ
リー３とシフトレジスタ２とが直接的に関連付けられて
いる九めに不要データをメモリー３に記憶するヒともな
い。
第１図は従来の直並列変換回路を示すブロック図、第２
図はこの発明の直並列変換回路の実施例を示すブロック
図である。 １：パルス発生部、２：シフトレジスタ、３：メモリー
、４：パリティ検定部、１１：入力端子、１３：制御用
カウンタ、１４：Ｎ＋１Ｎ検出用ゲート。 特許出願人 日本電気株式会社 代理人 単針 卓
図はこの発明の直並列変換回路の実施例を示すブロック
図である。 １：パルス発生部、２：シフトレジスタ、３：メモリー
、４：パリティ検定部、１１：入力端子、１３：制御用
カウンタ、１４：Ｎ＋１Ｎ検出用ゲート。 特許出願人 日本電気株式会社 代理人 単針 卓
Claims (1)
- （１）入力直列信号が順次権込まれるシフトレジスタと
、そのシフトレジスタの所定のシフト段に入力直列信号
の先験ビットがシフトされたことを検出する手段と、そ
の検出出力によル上配シフトレジスタの内容を並列に出
力する手段とを真値する直並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050610A JPS58168328A (ja) | 1982-03-29 | 1982-03-29 | 直並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050610A JPS58168328A (ja) | 1982-03-29 | 1982-03-29 | 直並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168328A true JPS58168328A (ja) | 1983-10-04 |
Family
ID=12863734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050610A Pending JPS58168328A (ja) | 1982-03-29 | 1982-03-29 | 直並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168328A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216653A (ja) * | 1984-03-28 | 1985-10-30 | Sumitomo Electric Ind Ltd | 半導体集積回路 |
| JPH0316450A (ja) * | 1989-03-29 | 1991-01-24 | Internatl Business Mach Corp <Ibm> | 非同期の直列データ受信装置及びその受信方法 |
-
1982
- 1982-03-29 JP JP57050610A patent/JPS58168328A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60216653A (ja) * | 1984-03-28 | 1985-10-30 | Sumitomo Electric Ind Ltd | 半導体集積回路 |
| JPH0316450A (ja) * | 1989-03-29 | 1991-01-24 | Internatl Business Mach Corp <Ibm> | 非同期の直列データ受信装置及びその受信方法 |
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