JPS58169254A - 制御記憶装置のエラ−処理方式 - Google Patents
制御記憶装置のエラ−処理方式Info
- Publication number
- JPS58169254A JPS58169254A JP57052076A JP5207682A JPS58169254A JP S58169254 A JPS58169254 A JP S58169254A JP 57052076 A JP57052076 A JP 57052076A JP 5207682 A JP5207682 A JP 5207682A JP S58169254 A JPS58169254 A JP S58169254A
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- error
- address
- control
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はｉイクロプログラム制御の情報処理装置におけ
る、制御記憶装置（以下Ｏ８と称す）のエラー処理方式
Ｋｌｌ Ｌ、特にエラー訂正コードのみでは訂正不能な
エラーを訂正可能とするものである。
る、制御記憶装置（以下Ｏ８と称す）のエラー処理方式
Ｋｌｌ Ｌ、特にエラー訂正コードのみでは訂正不能な
エラーを訂正可能とするものである。
従来より０８に１ビヴトエラー訂正、２ビツトエラー検
出（いわゆる８ＫＯＤＥｉＤ ）のエラー訂正コードを
採用したものが知られているが、０８の大容量・高集積
化及びランダムアクセスメモリの採用につれて間欠エラ
ーの発生頻度が増し、固定障害と重なって２ビツトエラ
ーとなる可能性が生じてきた。
出（いわゆる８ＫＯＤＥｉＤ ）のエラー訂正コードを
採用したものが知られているが、０８の大容量・高集積
化及びランダムアクセスメモリの採用につれて間欠エラ
ーの発生頻度が増し、固定障害と重なって２ビツトエラ
ーとなる可能性が生じてきた。
これに対して２ビ！トエラー訂正可能なコードを付加す
ることも考えられるが、ハード量の増大。
ることも考えられるが、ハード量の増大。
動作速度の低下を招き、好ましくない。
本発明は８１！ｆＯＤ１１ｉＤコードを用いつつ、２ビ
ヅトエラー、特に２ビツトの固定障害を生じてもシステ
ムダウンとないようにすることを目的とする。
ヅトエラー、特に２ビツトの固定障害を生じてもシステ
ムダウンとないようにすることを目的とする。
図は本発明の一実施例ブロック図であり、１はＣ８，２
はマイクロ命令カウンタでＯ８のアト−レスを指すもの
、３はｃ８データレジスタで読出し九マイクロ命令がセ
ットされるもの、番はエラー検出・訂正回ＩＩ（以下１
１１００と称す）、Ｑｊマイクロ命令レジスタであり、
ここまでは従来より公知である。以下に示すものが本発
明により設はうｔＬ、６ ％ので、６は交替記憶装置で
エラーアドレスとそのアドレスに記憶されるべき正しい
情報（マイクロ命令語）とが対になって記憶される。
はマイクロ命令カウンタでＯ８のアト−レスを指すもの
、３はｃ８データレジスタで読出し九マイクロ命令がセ
ットされるもの、番はエラー検出・訂正回ＩＩ（以下１
１１００と称す）、Ｑｊマイクロ命令レジスタであり、
ここまでは従来より公知である。以下に示すものが本発
明により設はうｔＬ、６ ％ので、６は交替記憶装置で
エラーアドレスとそのアドレスに記憶されるべき正しい
情報（マイクロ命令語）とが対になって記憶される。
７ｔｆ読出しレジスタ、８は了ドレスカウンタ、９は比
較器である。
較器である。
次に動作を説明する。初期状態では０８１も交替記憶装
置６もともにクリアされている。図示しない手段、例え
ばサービスプロセッサ（ｓｖｐ）Ｋよって、外部記憶装
置からマイクロプログラムｔ−０８ＤＲ３，線ｉｌｌ介
し”ｔ”ｃｓ４ｃｏ−）ｏｆる。
置６もともにクリアされている。図示しない手段、例え
ばサービスプロセッサ（ｓｖｐ）Ｋよって、外部記憶装
置からマイクロプログラムｔ−０８ＤＲ３，線ｉｌｌ介
し”ｔ”ｃｓ４ｃｏ−）ｏｆる。
その後０８１の内容に４とづいて動作が進行する。
０８１の動作中Ｋｌビットエラーが検出されるとＭ２Ｏ
３が訂正済の情報１ＭｌＲ５にセットする。
３が訂正済の情報１ＭｌＲ５にセットする。
賞、訂正結果の０８１への再書込みは必らずしも必要な
く、それを省略すればその分だけ高速処理が可能である
。
く、それを省略すればその分だけ高速処理が可能である
。
訂正不能エラーを検出するとＫＯＯ４はアドレスカウン
タ８ｔ−起動し、１づつ歩進させつつ順次交替記憶装置
６の内容を読出す。レジスタツに読出され九エラーアド
レスはＭ工Ｃ２の値と比較され、−散するものがなけれ
ば８ＶＰへマシンチェック割込を上げてその旨通知する
。８ＶＰＦｉｌ１通知を受けると、ＭＩＯ２のアドレス
をもとにして外部記憶装置から正し一情報全貌出してレ
ジスタツヘセットする。その際アドレスも付加すること
はいう壕でもない。レジスタ１の内容は線６１を介して
交替記憶装置６に登録される。
タ８ｔ−起動し、１づつ歩進させつつ順次交替記憶装置
６の内容を読出す。レジスタツに読出され九エラーアド
レスはＭ工Ｃ２の値と比較され、−散するものがなけれ
ば８ＶＰへマシンチェック割込を上げてその旨通知する
。８ＶＰＦｉｌ１通知を受けると、ＭＩＯ２のアドレス
をもとにして外部記憶装置から正し一情報全貌出してレ
ジスタツヘセットする。その際アドレスも付加すること
はいう壕でもない。レジスタ１の内容は線６１を介して
交替記憶装置６に登録される。
然る後、ＳＶＰは当該エラーアドレスからのマイクロ命
令の実行を指示する。以後同一アドレスで訂正不能エラ
ーを生じた場合には、交替記憶装置６から読出され九正
しい情報をＭＩＲ５にセ。
令の実行を指示する。以後同一アドレスで訂正不能エラ
ーを生じた場合には、交替記憶装置６から読出され九正
しい情報をＭＩＲ５にセ。
トして実行させることができる。
陶、交替配憶装置６中のアドレスを調べる場合に、登録
されているエントリ数に応じて必要最少限の比較回数で
済ませるようにすれば、より効率的である。
されているエントリ数に応じて必要最少限の比較回数で
済ませるようにすれば、より効率的である。
図は本発明の一実施例ブロック図であり、１はＣ８、番
はＫＯＣ！、６は交替記憶装置である。
はＫＯＣ！、６は交替記憶装置である。
Claims (1)
- マイクロプログラムを外部記憶装置からロードして使用
されるとともにエラー検出訂正手段を有する制御記憶装
置を具えた情報処理装置において、エラーアドレスト該
エラーアドレスに記憶されるべき正しい情報との対を保
持する交替記憶装置を設け、訂正不能なエラーを生じた
とき上記交替記憶装置中和対応するアドレスが有るか否
かを調べ対応するアドレスが有る場合にはそれと対にな
っている正しい情報を制御記憶装置からの情報の代９に
使用し、対応するアドレスが無い場合には上記外部記憶
より対応アドレスの正しい情報管続出して上記交替記憶
装置にそのアドレスと対にして登−するようにし九こと
ｔｌｆ＃黴とする制御記憶装置のエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052076A JPS58169254A (ja) | 1982-03-30 | 1982-03-30 | 制御記憶装置のエラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052076A JPS58169254A (ja) | 1982-03-30 | 1982-03-30 | 制御記憶装置のエラ−処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169254A true JPS58169254A (ja) | 1983-10-05 |
Family
ID=12904722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052076A Pending JPS58169254A (ja) | 1982-03-30 | 1982-03-30 | 制御記憶装置のエラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169254A (ja) |
-
1982
- 1982-03-30 JP JP57052076A patent/JPS58169254A/ja active Pending
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