JPS58170064A - 薄膜電界効果トランジスタの製造方法 - Google Patents
薄膜電界効果トランジスタの製造方法Info
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- JPS58170064A JPS58170064A JP57051420A JP5142082A JPS58170064A JP S58170064 A JPS58170064 A JP S58170064A JP 57051420 A JP57051420 A JP 57051420A JP 5142082 A JP5142082 A JP 5142082A JP S58170064 A JPS58170064 A JP S58170064A
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- Japan
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- resist
- approx
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- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の嘱する技術分野〕
本発明は半導体４膜を用い九電界効果トランジスタの製
造方法Ｋｌｌする。
造方法Ｋｌｌする。
ａ年、多桔畠又は非晶質半導体：Ｃより形成された孝漠
鑞′Ｉｆ−勃１徒トランジスタ（Ｔｌ’Ｔ）が注目され
ている。特に、上記半導体薄膜が低温で形成できる４ｆ
ｒには、薄模半導体＃＆瀘を構成するための基板が籍に
限定されず、又、従来の露光技術、エツチング技術等の
パターン形成法もそのｔｔ使用で睡る場合が多いなどの
利点を有する九め、目的に応じて、多種多様の構造の半
導体装置が実現できる。これらの半導体薄膜を用い九半
導体装瀘の機′能を十分に発揮するために、同一基板内
にスイッチング素子や能動回路素子として、上記半導体
装、＊により形成されたＴｊＦＩ’ ｔ−設けること−
多い。
鑞′Ｉｆ−勃１徒トランジスタ（Ｔｌ’Ｔ）が注目され
ている。特に、上記半導体薄膜が低温で形成できる４ｆ
ｒには、薄模半導体＃＆瀘を構成するための基板が籍に
限定されず、又、従来の露光技術、エツチング技術等の
パターン形成法もそのｔｔ使用で睡る場合が多いなどの
利点を有する九め、目的に応じて、多種多様の構造の半
導体装置が実現できる。これらの半導体薄膜を用い九半
導体装瀘の機′能を十分に発揮するために、同一基板内
にスイッチング素子や能動回路素子として、上記半導体
装、＊により形成されたＴｊＦＩ’ ｔ−設けること−
多い。
４１図および第２図は従来のＴＰＴの２つの基本構造を
は略的に示す図である。これらの図において、１は基板
、２は多績晶あるいは庫Ｊ＆質半導津、４模、３はゲー
ト絶縁膜、４はゲート電極、５−６はそれぞれノース−
ビンイン金嘱電極である。第１図のものは半導体４ｇ２
の同じ面側にゲート電極４．ソースＩＩＥ極５およびド
レイン電極６が設けられ、第２図のものは半導体４膜２
の下面−にゲート電極４、上面側にノース電極５および
ドレイン成極６が役けられている。これらのＴＦ’ｒは
＃！Ｆ晶７リプンを用いたいわゆるＭＯ８Ｆｇ′ｒと類
似の電気的特性を示すが、 ＭＯ８ＦＢＴとの動作１原
理の根本的な違いは、トランジスタのチャンネルのし中
断条件が、（４）８ＦｇＴではＰＮ １１合の逆方向特
性を柵用するのに対し、ＴＰＴでは半導体１１ｆｉ２の
高抵抗を利用する点である。チャンネルの導通状暢は共
に１電界効果による半導体ＩＩＥＩの反転あるいはキャ
リヤ蓄積を利用する。従って、これらのＴｌ’Ｔを４１
１成するためには、半導体１模２の非導通状幡での抵抗
がチャンネル形成時の抵抗に比べ七分高いことが必要で
ある。
は略的に示す図である。これらの図において、１は基板
、２は多績晶あるいは庫Ｊ＆質半導津、４模、３はゲー
ト絶縁膜、４はゲート電極、５−６はそれぞれノース−
ビンイン金嘱電極である。第１図のものは半導体４ｇ２
の同じ面側にゲート電極４．ソースＩＩＥ極５およびド
レイン電極６が設けられ、第２図のものは半導体４膜２
の下面−にゲート電極４、上面側にノース電極５および
ドレイン成極６が役けられている。これらのＴＦ’ｒは
＃！Ｆ晶７リプンを用いたいわゆるＭＯ８Ｆｇ′ｒと類
似の電気的特性を示すが、 ＭＯ８ＦＢＴとの動作１原
理の根本的な違いは、トランジスタのチャンネルのし中
断条件が、（４）８ＦｇＴではＰＮ １１合の逆方向特
性を柵用するのに対し、ＴＰＴでは半導体１１ｆｉ２の
高抵抗を利用する点である。チャンネルの導通状暢は共
に１電界効果による半導体ＩＩＥＩの反転あるいはキャ
リヤ蓄積を利用する。従って、これらのＴｌ’Ｔを４１
１成するためには、半導体１模２の非導通状幡での抵抗
がチャンネル形成時の抵抗に比べ七分高いことが必要で
ある。
さて、これらのＴＩ’ｒは多結晶又は非晶質半導体博嘆
を用いる九め績轟半導体に比べ、キャリヤとなる電子中
正孔の移動度が低くなる０時に非晶質半導体では１著で
ある。このため、結晶半導体材料を用い九ｆｆ８ＦｇＴ
に比べ、ＴＰＴの動作周波数の限界はかな抄低くなりて
しまう。を九、このような、 Ｔｉ？Ｔを基板上
に１６ｍ集積化した１合には、その動作列車は、上記動
作周波数の限界よりも一般にかなり遅くなる。これは、
主に配線ヤトランジスタ４壇に基づく寄生容量のための
時間遅れが原因となる。ＴＰＴでは、絶縁体の基板を使
用できるため、配線と基板間の寄生菩唸をさけることは
ｄ易であるが、第１図あるいは第２図の構造では、ノー
ス・ゲート間あるいは第２図の４ｄｌでは、ノース拳ゲ
ート間ちるいはドレイン・ゲート間の電極の重ｔりによ
仝、１寄生容駿の影響が大きい。一般に、寄生容Ｉｉｉ
を有するＴＩ’ｒを含む回路の動作速度を上げるために
は、ＴｎのＯＮ状態における抵抗を下 □げれ５・よ
よいが、このためにはＴＦｖｒの電ｆｉ路の１嘔（チャ
ンネルｉｉｌ！ ）を大きくする必要がある。この場合
従来構造のＴＦｖｒでは、寄生容量もチャンネル幅：ζ
比例して増えるため、本質的な動作速ｔの向上とはなら
ない。
を用いる九め績轟半導体に比べ、キャリヤとなる電子中
正孔の移動度が低くなる０時に非晶質半導体では１著で
ある。このため、結晶半導体材料を用い九ｆｆ８ＦｇＴ
に比べ、ＴＰＴの動作周波数の限界はかな抄低くなりて
しまう。を九、このような、 Ｔｉ？Ｔを基板上
に１６ｍ集積化した１合には、その動作列車は、上記動
作周波数の限界よりも一般にかなり遅くなる。これは、
主に配線ヤトランジスタ４壇に基づく寄生容量のための
時間遅れが原因となる。ＴＰＴでは、絶縁体の基板を使
用できるため、配線と基板間の寄生菩唸をさけることは
ｄ易であるが、第１図あるいは第２図の構造では、ノー
ス・ゲート間あるいは第２図の４ｄｌでは、ノース拳ゲ
ート間ちるいはドレイン・ゲート間の電極の重ｔりによ
仝、１寄生容駿の影響が大きい。一般に、寄生容Ｉｉｉ
を有するＴＩ’ｒを含む回路の動作速度を上げるために
は、ＴｎのＯＮ状態における抵抗を下 □げれ５・よ
よいが、このためにはＴＦｖｒの電ｆｉ路の１嘔（チャ
ンネルｉｉｌ！ ）を大きくする必要がある。この場合
従来構造のＴＦｖｒでは、寄生容量もチャンネル幅：ζ
比例して増えるため、本質的な動作速ｔの向上とはなら
ない。
本鏑明は上記の点Ｋｌｌみ、ゲート１極とノースドレイ
ン１愼とを自己整合させてＴＰＴ回路の動作速（ｆの向
上を図り、素子の微細化と舗集積化を可能とするＴＰＴ
の製造方法を擾供するものである。
ン１愼とを自己整合させてＴＰＴ回路の動作速（ｆの向
上を図り、素子の微細化と舗集積化を可能とするＴＰＴ
の製造方法を擾供するものである。
父、ノース１ドレイン蝋極のコンタクト抵抗を丁げて特
性を向上させる事を一、＠２の目的とする。
性を向上させる事を一、＠２の目的とする。
本発明においては、基板上にまｒす定パター／のグー）
＠＋血を杉或し、この上てゲート絶縁漠を介してノース
−ドレイン電隠を杉或し、その上に鵬抵抗半導本４膜を
堆積する。この４ ＆ ｓ基板とゲート絶ｌ＆膜を透明
材料とし、ゲート（ムを不透明材料とする。そして更に
ノース−ドレイン成極となる低抵抗中４体４Ｉｉｌを形
成する。このノース・ドレイン４極を基板ＡＩｊｊから
のＩ！元を利用してゲートを極に自己整合させてバター
ニングする。即ち七の上にレジストを塗布してフォトエ
ツチング工程により蟇板護面からゲート＃を極金マスク
として嬉光し、これをｉＪ像して、低抵抗中４体膜をグ
ー）’Ｉｔ極に自己４Ｉ台され九ノースＩドレイン纜甑
としてバターニングスル。
＠＋血を杉或し、この上てゲート絶縁漠を介してノース
−ドレイン電隠を杉或し、その上に鵬抵抗半導本４膜を
堆積する。この４ ＆ ｓ基板とゲート絶ｌ＆膜を透明
材料とし、ゲート（ムを不透明材料とする。そして更に
ノース−ドレイン成極となる低抵抗中４体４Ｉｉｌを形
成する。このノース・ドレイン４極を基板ＡＩｊｊから
のＩ！元を利用してゲートを極に自己整合させてバター
ニングする。即ち七の上にレジストを塗布してフォトエ
ツチング工程により蟇板護面からゲート＃を極金マスク
として嬉光し、これをｉＪ像して、低抵抗中４体膜をグ
ー）’Ｉｔ極に自己４Ｉ台され九ノースＩドレイン纜甑
としてバターニングスル。
＄、！＠明によれば、ゲートｔｆＭとノース−ドレイン
を啄との間の寄生容量が小さく、高、！！動作が口Ｉ匝
となるだけでなく、ｈ丁回路４＞微細化、Ｉｇｉｌｌ喚
横化を図ることができ、又、低抵抗半導体薄膜による洟
好なオーミックコンタクトが取れる。
を啄との間の寄生容量が小さく、高、！！動作が口Ｉ匝
となるだけでなく、ｈ丁回路４＞微細化、Ｉｇｉｌｌ喚
横化を図ることができ、又、低抵抗半導体薄膜による洟
好なオーミックコンタクトが取れる。
１スト、本発明の実施例を第３図１ａ）〜（ｅ）を用い
て説明する。まず、ａ明ガラス基板１１とに厚さ１ｏｏ
ｏＫの屓のスパッター及びバターニングによりグー）（
礪１２を杉成し、次いでｆ１＃４なゲート絶槽模として
、スパッターにより厚さ３ｏ’ｏｏＸの噴出ンリコン、
漠１３を堆、噴さ亡、その麦にＳｉＨ４のグロー放′鑞
により、約ｘｏｏｏＸの非晶質シリコン漢１５ａを＠積
する。非晶質シリコｙ ｒ＠ １４を所′定のパターン
に形成する。次にポジ型しンスト（ヘフェリーＡＺ１３
５０Ｊ）１６を約１．２．ａｍ ｊ −） Ｌ、導板１
１’？）裏面よゆゲート域１１２をマスクとし′Ｃ＄４
＃：、で、イ光し、現像してレジスト１６をバターニ
ングする。この上に勘を約５ｏｏＸｔｓｂ、 Ａｅ全約
２５ｏｏＫｔｓｃ１着した後にレジスト１６を除ｋｒる
＊ ＬＪＩｌ＋慶にノース−ドレインの素子誤域外の、
配一部を所望の・くターンに形成して’ｒＦ’ｒを完成
さ忙る。
て説明する。まず、ａ明ガラス基板１１とに厚さ１ｏｏ
ｏＫの屓のスパッター及びバターニングによりグー）（
礪１２を杉成し、次いでｆ１＃４なゲート絶槽模として
、スパッターにより厚さ３ｏ’ｏｏＸの噴出ンリコン、
漠１３を堆、噴さ亡、その麦にＳｉＨ４のグロー放′鑞
により、約ｘｏｏｏＸの非晶質シリコン漢１５ａを＠積
する。非晶質シリコｙ ｒ＠ １４を所′定のパターン
に形成する。次にポジ型しンスト（ヘフェリーＡＺ１３
５０Ｊ）１６を約１．２．ａｍ ｊ −） Ｌ、導板１
１’？）裏面よゆゲート域１１２をマスクとし′Ｃ＄４
＃：、で、イ光し、現像してレジスト１６をバターニ
ングする。この上に勘を約５ｏｏＸｔｓｂ、 Ａｅ全約
２５ｏｏＫｔｓｃ１着した後にレジスト１６を除ｋｒる
＊ ＬＪＩｌ＋慶にノース−ドレインの素子誤域外の、
配一部を所望の・くターンに形成して’ｒＦ’ｒを完成
さ忙る。
ここで暖化シリコンやインジウム−スズ酸化膜等の導電
膜は透明体であるが、上記非晶質シリコン膜も光分光を
透過させる事ができる。即ち、ａ常ポジレジストの分光
感度域はｓｏｏｏＸｍ度以下であるが、〜３ｏｏｏ′Ａ
−の非晶質シリコンでめれば光分コントラスト緘〈レジ
ストを感光させる事が出来た。良好なオーミックコンタ
クトを得る上では低抵抗層は３０〜ｘｏｏｏＸあれば良
いが、従ってンースードレイン電極を檀変良く形成する
事が出来る。又、チャネルの厚さは数ゴ又以下である為
、高抵抗半導体４模の゛厚さは１００ＯＸ〜２０００に
あれば充分である。
膜は透明体であるが、上記非晶質シリコン膜も光分光を
透過させる事ができる。即ち、ａ常ポジレジストの分光
感度域はｓｏｏｏＸｍ度以下であるが、〜３ｏｏｏ′Ａ
−の非晶質シリコンでめれば光分コントラスト緘〈レジ
ストを感光させる事が出来た。良好なオーミックコンタ
クトを得る上では低抵抗層は３０〜ｘｏｏｏＸあれば良
いが、従ってンースードレイン電極を檀変良く形成する
事が出来る。又、チャネルの厚さは数ゴ又以下である為
、高抵抗半導体４模の゛厚さは１００ＯＸ〜２０００に
あれば充分である。
以上説明した事から明らかな様に、本発明によればノー
スｔドレイン（（ｉｉとゲート電甑関の直な秒部分をほ
ぼなくすことができるため、これら電極間の寄生容量を
最少にし、 Ｔｌ’Ｔ回路の動作速度を箸しく向上する
ことができる。また、ノース−１ドレイン（甑はゲート
電極をマスクとする基板撫面からの露光により容易にゲ
ート成極（自己帳合させることができる。従ってまた’
ｒＦｖｒｌ路の素子の破細化、ＩＩ［Ｉ集積化を図るこ
とができる。
スｔドレイン（（ｉｉとゲート電甑関の直な秒部分をほ
ぼなくすことができるため、これら電極間の寄生容量を
最少にし、 Ｔｌ’Ｔ回路の動作速度を箸しく向上する
ことができる。また、ノース−１ドレイン（甑はゲート
電極をマスクとする基板撫面からの露光により容易にゲ
ート成極（自己帳合させることができる。従ってまた’
ｒＦｖｒｌ路の素子の破細化、ＩＩ［Ｉ集積化を図るこ
とができる。
更に、ノースフドレイン電極をチャネル領域の半導体薄
膜と夷好にオーミックコンタクトさせる事が出来る。
膜と夷好にオーミックコンタクトさせる事が出来る。
ｔシ、本発明は上記′ｉＸ施例に限定されない０例えば
１４ｂは１ｏｏＯＸＩｉｌｌｌ！の半導体４１嘆を通し
てレジストを露光できるもので嬰れば邊い。非晶質半導
体薄ＩＩ １４ｂはＳｉに１長らず、［有］やＧｅ）（
Ｓｉｌ 、＃ｓｔ。
１４ｂは１ｏｏＯＸＩｉｌｌｌ！の半導体４１嘆を通し
てレジストを露光できるもので嬰れば邊い。非晶質半導
体薄ＩＩ １４ｂはＳｉに１長らず、［有］やＧｅ）（
Ｓｉｌ 、＃ｓｔ。
ＣＩ−Ｘ等の化合物でありてもよく、更に、＾い比抵抗
を有するＣｄ８ｐＺｎ８ｅｅＺｎ８等の半導体薄膜や、
多倍６ｓｔ等これらの多結晶半導体４−であってもよい
。
を有するＣｄ８ｐＺｎ８ｅｅＺｎ８等の半導体薄膜や、
多倍６ｓｔ等これらの多結晶半導体４−であってもよい
。
又、ゲート絶縁属は８ｉ０２に磯らず８ ｌ 、Ｎ、や
それ以外の透明絶縁体でもよいし、ゲート電極、は不透
明な４題材料であればなんでもよい。
それ以外の透明絶縁体でもよいし、ゲート電極、は不透
明な４題材料であればなんでもよい。
第１図および第２図は従来構造のＴＰＴの断面図、第３
図（ａ）〜（６）は本＠嘴の一実権例のＴＦｖｌ’の製
造工種を承ｔ”ｌｌ’ｒｒＩＩＪ図である□。 図に於いて、 １１ ・”ａ’１４７’／ ？ ｘ、ｔ ｚ−！ −ト
４１ｉ （ＡＩ）、１３・・・ゲート絶縁膜、１４・・
・鳥抵抗非晶質シリコン膜、１５ト・・低抵抗非晶質シ
リコン膜、１５ｂ・・・Ｍｏ、 １５ｃ・・・Ａｊ％
１５１・・・ンース電甑、１５２・・・ドレイン電極、
１５・・・レジス）膜。 代理人 弁理士 則 近 者 佑 （ほか１名） 第 ｌ 図 第２図
図（ａ）〜（６）は本＠嘴の一実権例のＴＦｖｌ’の製
造工種を承ｔ”ｌｌ’ｒｒＩＩＪ図である□。 図に於いて、 １１ ・”ａ’１４７’／ ？ ｘ、ｔ ｚ−！ −ト
４１ｉ （ＡＩ）、１３・・・ゲート絶縁膜、１４・・
・鳥抵抗非晶質シリコン膜、１５ト・・低抵抗非晶質シ
リコン膜、１５ｂ・・・Ｍｏ、 １５ｃ・・・Ａｊ％
１５１・・・ンース電甑、１５２・・・ドレイン電極、
１５・・・レジス）膜。 代理人 弁理士 則 近 者 佑 （ほか１名） 第 ｌ 図 第２図
Claims (1)
- 透明基板上にゲート電極を形成し、このゲート電極を覆
う様にゲート絶縁膜を形成する工程と、その上に高抵抗
半導体、１膜、ノース、ドレイ／電極となる低抵抗半導
体薄膜及びレジスト膜をこの１畝に横１・−形成する工
程と、工程層板裏面から露光する７ｔトエツチングによ
り不純物添加半導体薄膜をゲートｔｌｉＫ自己簀合して
バター二／グする工程とを具備してなる事を￥ｆ倣とす
る薄襖電が効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051420A JPS58170064A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051420A JPS58170064A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170064A true JPS58170064A (ja) | 1983-10-06 |
| JPH059940B2 JPH059940B2 (ja) | 1993-02-08 |
Family
ID=12886426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051420A Granted JPS58170064A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0485233A3 (en) * | 1990-11-09 | 1994-09-21 | Semiconductor Energy Lab | A method of manufacturing insulated-gate field effect transistors |
| US6589822B1 (en) * | 1995-12-09 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for top-gate type and bottom-gate type thin film transistors |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
-
1982
- 1982-03-31 JP JP57051420A patent/JPS58170064A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261877B1 (en) | 1990-09-11 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| EP0485233A3 (en) * | 1990-11-09 | 1994-09-21 | Semiconductor Energy Lab | A method of manufacturing insulated-gate field effect transistors |
| US6177302B1 (en) | 1990-11-09 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using multiple sputtering chambers |
| US6566175B2 (en) | 1990-11-09 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| US7507615B2 (en) | 1990-11-09 | 2009-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| US7642584B2 (en) | 1991-09-25 | 2010-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6589822B1 (en) * | 1995-12-09 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for top-gate type and bottom-gate type thin film transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059940B2 (ja) | 1993-02-08 |
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