JPS5817662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5817662A JPS5817662A JP56115065A JP11506581A JPS5817662A JP S5817662 A JPS5817662 A JP S5817662A JP 56115065 A JP56115065 A JP 56115065A JP 11506581 A JP11506581 A JP 11506581A JP S5817662 A JPS5817662 A JP S5817662A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、例えばＢＦＲＯＭ（ｅｒａｓａ−
ｂｌｅ ａｎｄ ｅｌｅｃｔｒｉｃａｌｌｙ ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲＯＭ）の製造方法に関するもので
ある。
ｂｌｅ ａｎｄ ｅｌｅｃｔｒｉｃａｌｌｙ ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲＯＭ）の製造方法に関するもので
ある。
従来から知られているｇＰ）ＬＯＭの製造方法において
ゲート構造を形成に際してまず、周辺回路部の負荷用Ｍ
Ｉ ８ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ８ｅｍ
ｉｃｏｎ−ｄｕｃｔｏｒ）型電界効果トランジスタ（以
下、ＭＩＳＦＦｉＴと略す）のゲート電極及びメモリ部
の７０−ティングゲートとなる１層目の多結晶シリコン
（以下、ポリＳｔ と略す）層を半導体基板上に所定パ
ターンに形成する。このボ１ＪＳｉ層は、公知の選択酸
化技術で成長させたフィールド８ｉ０．膜によって分離
された素子領域に一様な膜厚のゲート酸化膜を形成した
後、全面に化学的気相成長法（ＯＶＤ）で成長させたポ
リＳ１をリン処理し、更にエツチングでパターニングす
ることによって形成されたものである。次忙、酸化性雰
囲気中での熱酸化によって上記の各ボ１Ｊａｉ層の表面
に眉間絶縁膜としての薄い５ｉ０２被膜を形成し、更に
全面にメモリ部のコントロールゲートとなる２層目のポ
リＳｉ ＠をＯＶＤで成長させる。そして、この２層目
のポリＳｉ層をフォトエツチングでパターニングし、周
辺回路部では完全に除去する一方、メモリ部では所定の
フローティングケート形状に残す。
ゲート構造を形成に際してまず、周辺回路部の負荷用Ｍ
Ｉ ８ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ８ｅｍ
ｉｃｏｎ−ｄｕｃｔｏｒ）型電界効果トランジスタ（以
下、ＭＩＳＦＦｉＴと略す）のゲート電極及びメモリ部
の７０−ティングゲートとなる１層目の多結晶シリコン
（以下、ポリＳｔ と略す）層を半導体基板上に所定パ
ターンに形成する。このボ１ＪＳｉ層は、公知の選択酸
化技術で成長させたフィールド８ｉ０．膜によって分離
された素子領域に一様な膜厚のゲート酸化膜を形成した
後、全面に化学的気相成長法（ＯＶＤ）で成長させたポ
リＳ１をリン処理し、更にエツチングでパターニングす
ることによって形成されたものである。次忙、酸化性雰
囲気中での熱酸化によって上記の各ボ１Ｊａｉ層の表面
に眉間絶縁膜としての薄い５ｉ０２被膜を形成し、更に
全面にメモリ部のコントロールゲートとなる２層目のポ
リＳｉ ＠をＯＶＤで成長させる。そして、この２層目
のポリＳｉ層をフォトエツチングでパターニングし、周
辺回路部では完全に除去する一方、メモリ部では所定の
フローティングケート形状に残す。
ところが、本発明者が検討した結果、上記のようにゲー
ト酸化膜上の１層目のボ１Ｊｓｉ層を表面酸化すると、
このポリＳｉ層はリンを含有しているために＃！化速度
が大きい上にその下端側周縁部（つまりゲート酸化膜と
の境界辺）への酸化性ガスの廻り込みが不十分であるこ
とから、ボＱ８ｉ層の側面における酸化状態が不均一と
なってその上端側の万が下端側より酸化が進行し、いわ
ばひさし形状で下端側へ凹んだ断面形状のｓｉｏ、被膜
が形成されてしまうことを見出した。この結果、次の２
層目のポリ８ｉ層を被着した場合に、その被着性が良い
ｔめに２層目ポリ８１が上記ひさし形状の凹み部分に食
い込むように成長する。このため、２層目のポリ８ｉ層
をエツチングした後忙上記凹み部分に食論込んでいるボ
１Ｊ８ｉは除去されずにそのま＼残り、次の８ｉ０１膜
のエツチング時に８ｉ０．と共に除去されて浮遊するこ
とになる。
ト酸化膜上の１層目のボ１Ｊｓｉ層を表面酸化すると、
このポリＳｉ層はリンを含有しているために＃！化速度
が大きい上にその下端側周縁部（つまりゲート酸化膜と
の境界辺）への酸化性ガスの廻り込みが不十分であるこ
とから、ボＱ８ｉ層の側面における酸化状態が不均一と
なってその上端側の万が下端側より酸化が進行し、いわ
ばひさし形状で下端側へ凹んだ断面形状のｓｉｏ、被膜
が形成されてしまうことを見出した。この結果、次の２
層目のポリ８ｉ層を被着した場合に、その被着性が良い
ｔめに２層目ポリ８１が上記ひさし形状の凹み部分に食
い込むように成長する。このため、２層目のポリ８ｉ層
をエツチングした後忙上記凹み部分に食論込んでいるボ
１Ｊ８ｉは除去されずにそのま＼残り、次の８ｉ０１膜
のエツチング時に８ｉ０．と共に除去されて浮遊するこ
とになる。
このとき、浮遊したポリＳｉの一部は基板上忙付着し、
例えば隣接し合う１層目のポ１Ｊ８ｉ ゲート電極間又
は配線間に付着して両者間を短絡（シロート）させる原
因となる場合がある。これを防ぐ念めに、上記ひさし形
状の凹み部分にポリＳ１が残らないように２層目のポリ
Ｓｉ層を過度にエツチング（オーバーエツチング）する
ことが−案であるが、こ５Ｌｆオーバーエツチングの結
果、残されるべき２層目ポリＳｉ部分（例えばコントロ
ールゲート）のパターンが必要以上にエツチングされ、
所定の寸法よりも縮小してし１う。従ってこの場合、コ
ントロールゲートのパターンヲ規定するエツチング用の
マスクパターンを上記のオーバーエツチング量だけ大き
クシス余裕をもたせる必要があり、これに伴なってＩＯ
チップ（集積回路用の半導体素子を設ける半導体チップ
）の面積が拡大し、各素子の微細パターン化又は高集積
化にとって不適当である。
例えば隣接し合う１層目のポ１Ｊ８ｉ ゲート電極間又
は配線間に付着して両者間を短絡（シロート）させる原
因となる場合がある。これを防ぐ念めに、上記ひさし形
状の凹み部分にポリＳ１が残らないように２層目のポリ
Ｓｉ層を過度にエツチング（オーバーエツチング）する
ことが−案であるが、こ５Ｌｆオーバーエツチングの結
果、残されるべき２層目ポリＳｉ部分（例えばコントロ
ールゲート）のパターンが必要以上にエツチングされ、
所定の寸法よりも縮小してし１う。従ってこの場合、コ
ントロールゲートのパターンヲ規定するエツチング用の
マスクパターンを上記のオーバーエツチング量だけ大き
クシス余裕をもたせる必要があり、これに伴なってＩＯ
チップ（集積回路用の半導体素子を設ける半導体チップ
）の面積が拡大し、各素子の微細パターン化又は高集積
化にとって不適当である。
また別の問題点として、１層目のポリＳｉ層のＳｔＯ，
被膜が上記の如く不均一に形成され、特にボ１３８ｉ層
の下端側は薄くなる上に膜質も悪いために、この薄い被
膜部分を通して例えばフローティングゲートとコントロ
ールゲートとの間でリーク電流が流れてしまい、層間酸
化膜としての耐圧が不良となることも判明した。
被膜が上記の如く不均一に形成され、特にボ１３８ｉ層
の下端側は薄くなる上に膜質も悪いために、この薄い被
膜部分を通して例えばフローティングゲートとコントロ
ールゲートとの間でリーク電流が流れてしまい、層間酸
化膜としての耐圧が不良となることも判明した。
従って、本発明の目的は、ポリ８１層の表面に均一に酸
化膜を成長させることによって、オーバーエツチング不
要の微細パターン化を可能とし一酸化膜を通してのリー
クや耐圧劣化を防止することのできる方法を提供するこ
とにある。この目的を達成するために、本発明によれば
、ポリ８１層に厚一部分と薄い部分とを連続して設け、
表面酸化時にその厚い部分は表面領域のみ酸化されかつ
薄い部分は完全に酸化されるようになし、その薄い部分
の酸化を同時進行させるどとにより厚い部分の表面酸化
膜を薄い部分との境界域でも一様に形成できるようにし
ている。
化膜を成長させることによって、オーバーエツチング不
要の微細パターン化を可能とし一酸化膜を通してのリー
クや耐圧劣化を防止することのできる方法を提供するこ
とにある。この目的を達成するために、本発明によれば
、ポリ８１層に厚一部分と薄い部分とを連続して設け、
表面酸化時にその厚い部分は表面領域のみ酸化されかつ
薄い部分は完全に酸化されるようになし、その薄い部分
の酸化を同時進行させるどとにより厚い部分の表面酸化
膜を薄い部分との境界域でも一様に形成できるようにし
ている。
以下、本発明をＢＰＲＯＭＫ適用した実施例について、
図面を参照にしなから詳１ｉ１に説明する。
図面を参照にしなから詳１ｉ１に説明する。
まず第１Ａ図のように、Ｐ型シリコン基板１の一生面に
公知の選択酸化技術によってフィールド８１０、膜２を
成長させ、しかる後にこのフィールドＳｉｎ、膜２で分
離された周辺回路素子域３及びメモリ素子域４に耐酸化
マスク（窒化シリコン膜）の除去後忙熱酸化雰囲気中で
の熱酸化を施してゲート酸化膜５を夫々形成する。そし
て、ＯＶＤＫよって１層目のポリＳｉ層６を厚さ４００
０Ａ＠［で全百に成長させる。
公知の選択酸化技術によってフィールド８１０、膜２を
成長させ、しかる後にこのフィールドＳｉｎ、膜２で分
離された周辺回路素子域３及びメモリ素子域４に耐酸化
マスク（窒化シリコン膜）の除去後忙熱酸化雰囲気中で
の熱酸化を施してゲート酸化膜５を夫々形成する。そし
て、ＯＶＤＫよって１層目のポリＳｉ層６を厚さ４００
０Ａ＠［で全百に成長させる。
次いで第１８図のように、公知の方法でフォトレジスト
等のマスク７を所定パターンに形成し、この状態でＯＦ
４を反応ガスとするプラズマエツチング法でポリＳｉ層
６をエツチングする。この際、マスク７の存在しない箇
所ではボ１Ｊｓｉ層６が厚さ５００Ａ程度残るようにエ
ツチングを制御し、厚さ４００ＯＡ程度の比較的厚いボ
ＩＪ ｆ３層６ａ、。
等のマスク７を所定パターンに形成し、この状態でＯＦ
４を反応ガスとするプラズマエツチング法でポリＳｉ層
６をエツチングする。この際、マスク７の存在しない箇
所ではボ１Ｊｓｉ層６が厚さ５００Ａ程度残るようにエ
ツチングを制御し、厚さ４００ＯＡ程度の比較的厚いボ
ＩＪ ｆ３層６ａ、。
６ａ、及び６ｍｌと厚さ５００Ａ程度の薄いポリ８ｉ１
１６ｂとを連続して形成する。これらのポリＳｉ層のう
ち、６ａ、はフィールドＳｉｎｇ膜２上の配線となるべ
きものであり、６ｍｌは周辺回路の負荷用ＭＩ８ＦＥＴ
のゲート電極となるものであって、既にこの時点で所定
の形状にパターニングされている。また、ポリＳｉ層６
Ｊ１．はメモリ部の７０−ティングゲートに形成される
ものである。図面ではメモリ部の同一メモリセルが２方
向からの断面で同時に示されている。
１６ｂとを連続して形成する。これらのポリＳｉ層のう
ち、６ａ、はフィールドＳｉｎｇ膜２上の配線となるべ
きものであり、６ｍｌは周辺回路の負荷用ＭＩ８ＦＥＴ
のゲート電極となるものであって、既にこの時点で所定
の形状にパターニングされている。また、ポリＳｉ層６
Ｊ１．はメモリ部の７０−ティングゲートに形成される
ものである。図面ではメモリ部の同一メモリセルが２方
向からの断面で同時に示されている。
次いでマスク７をエツチングで除去した後、ポリ８ｉ層
６ａ、〜６ｍ、及び６ｂ＆Ｃ対して公知のリン処理を施
す。この場合、ボ９８ｉ層６ ａ 、・〜６ａ。
６ａ、〜６ｍ、及び６ｂ＆Ｃ対して公知のリン処理を施
す。この場合、ボ９８ｉ層６ ａ 、・〜６ａ。
及び６ｂはリンのドーピングによってＳ ｉ Ｏｔ １
１４ 中の不純物イオン忙対するゲッタリング作用を有
したもの忙なると共に、下地のゲート酸化膜５とリンが
反応するのを阻止するストッパ作用も有しているためＳ
ｉｎ、膜５がリンガラス化することがない。
１４ 中の不純物イオン忙対するゲッタリング作用を有
したもの忙なると共に、下地のゲート酸化膜５とリンが
反応するのを阻止するストッパ作用も有しているためＳ
ｉｎ、膜５がリンガラス化することがない。
次いで第１０図のよ５に、熱酸化雰囲気中で熱処理する
ことによって、上記ポリＳ！層のうち厚い部分６ｍ、〜
６ａ３の表面に層間絶縁膜としての８１０、被膜８を形
成し、かつ薄い部分６ｂは完全に酸化して上記ゲート酸
化膜と一体の８ｉ０．膜９となし、フィールド８ｉ０．
膜２上のものはそのフィールド８ｉ０．［と一体化し２
８ｉ０，９となす。
ことによって、上記ポリＳ！層のうち厚い部分６ｍ、〜
６ａ３の表面に層間絶縁膜としての８１０、被膜８を形
成し、かつ薄い部分６ｂは完全に酸化して上記ゲート酸
化膜と一体の８ｉ０．膜９となし、フィールド８ｉ０．
膜２上のものはそのフィールド８ｉ０．［と一体化し２
８ｉ０，９となす。
このとき、特に、厚いポリ８１層６ａ、〜６ｈのの表面
酸化と同時に薄匹ボ１Ｊｓｉ層６ｂが完全に酸化される
ようにしているので、両ポリＳｉ層６ａ、〜６ｍ、と６
ｂとの境界部においてたとえ酸化性ガス（０，）の廻り
込みが幾分不足して既述した如きひさし形状が生じよう
としても、その境界部でボ１Ｊ８１層６ｂが５ｉ０２化
されてひさし形状が形成されるのが効果的に防止される
か、或いは表面５ｔＯｔ被膜８の凹み景が著しく少なく
なる。
酸化と同時に薄匹ボ１Ｊｓｉ層６ｂが完全に酸化される
ようにしているので、両ポリＳｉ層６ａ、〜６ｍ、と６
ｂとの境界部においてたとえ酸化性ガス（０，）の廻り
込みが幾分不足して既述した如きひさし形状が生じよう
としても、その境界部でボ１Ｊ８１層６ｂが５ｉ０２化
されてひさし形状が形成されるのが効果的に防止される
か、或いは表面５ｔＯｔ被膜８の凹み景が著しく少なく
なる。
つまり、上記境界部での酸化性ガスの濃度が比較的低く
ても、隣接する薄いボＩＪ３ｉ層６ｂの酸化が周りから
進行して境界部にて充分な酸化膜を形成するのに寄与す
るからである。
ても、隣接する薄いボＩＪ３ｉ層６ｂの酸化が周りから
進行して境界部にて充分な酸化膜を形成するのに寄与す
るからである。
次すで第１Ｄ図のようＫ、ＯＶＤ［よって全面に２層目
のボ１３８１層１１を析出させた後、第１Ｅ１ｍのよう
に、フォトレジスト１２をメモリ素子域４のみに所定パ
ターンに被着してポリ８１層１１、及び５ｉＯ１膜８・
、を順次エツチングする。この結果、メモリ素子域４に
おいてはコントロールゲート形状のボ１Ｊｓｉ層１１が
夫々残され、また周辺回路素子域３ではＭＩ ８ＦＥＴ
のゲート電極形状のポリＳｉ層６ａ、とフィールド５ｔ
Ｏ１膜２上の配線としてのポリ８ｉ層６ａ、 とが夫
々残される。
のボ１３８１層１１を析出させた後、第１Ｅ１ｍのよう
に、フォトレジスト１２をメモリ素子域４のみに所定パ
ターンに被着してポリ８１層１１、及び５ｉＯ１膜８・
、を順次エツチングする。この結果、メモリ素子域４に
おいてはコントロールゲート形状のボ１Ｊｓｉ層１１が
夫々残され、また周辺回路素子域３ではＭＩ ８ＦＥＴ
のゲート電極形状のポリＳｉ層６ａ、とフィールド５ｔ
Ｏ１膜２上の配線としてのポリ８ｉ層６ａ、 とが夫
々残される。
次いで第１Ｆ図のように、同じマスク１２を用い、かつ
周辺回路素子域３のみ全体をフォトレジスト１３で覆っ
てから、メモリ素子域４の８１０２膜８、ポリ８１層６
ｍｌ、８ｉ０１膜５を順次エツチングし、２層ポリＳｉ
層６ａ、及び１１からなる積層ゲート構造を形成する。
周辺回路素子域３のみ全体をフォトレジスト１３で覆っ
てから、メモリ素子域４の８１０２膜８、ポリ８１層６
ｍｌ、８ｉ０１膜５を順次エツチングし、２層ポリＳｉ
層６ａ、及び１１からなる積層ゲート構造を形成する。
次いで第１Ｇ図のよ５＆Ｃ，フォトレジスト１２゜１３
を除去した後、酸化性雰囲気中での熱処理によって各ポ
リ８ｉ ＠の表面を酸化して薄いＳ１０！膜１４を形成
し、かつ露出していた基板１０表面ｆも薄ｈｓｉＯ，［
１５を成長させる。この状態で、砒素又はリンのイオン
ビーム１６を照射して上記の各ポリＳｉ層の存在しない
箇所でのｓｉｏ、膜１５を通して基板ＩＫイオンを打込
み、これＫよってメモリ素子域４ＫＮ＋型ソース領域１
７．１８及びドレイン領域１９を形成し、ｔｅ周辺回路
素子域３１ＣＮ“型ソース領域２０及びドレイン領域２
１を形成する。
を除去した後、酸化性雰囲気中での熱処理によって各ポ
リ８ｉ ＠の表面を酸化して薄いＳ１０！膜１４を形成
し、かつ露出していた基板１０表面ｆも薄ｈｓｉＯ，［
１５を成長させる。この状態で、砒素又はリンのイオン
ビーム１６を照射して上記の各ポリＳｉ層の存在しない
箇所でのｓｉｏ、膜１５を通して基板ＩＫイオンを打込
み、これＫよってメモリ素子域４ＫＮ＋型ソース領域１
７．１８及びドレイン領域１９を形成し、ｔｅ周辺回路
素子域３１ＣＮ“型ソース領域２０及びドレイン領域２
１を形成する。
次いで第１Ｈ図のように、０ＶＩ）Ｃよってリンシリケ
ートガラス膜２２を全面に被潰し、更にこれに公知のフ
ォトエツチングを施して各コンタクトホール、スルーホ
ールを形成し、しかる後例えば真空蒸着技術でアルミニ
ウムを全面に付着せしめ、フォトエツチングでパターニ
ングしてソース又はドレイン用のアルミニウム電極２３
．２４゜２５及び必要なアルミニウム配線を形成する。
ートガラス膜２２を全面に被潰し、更にこれに公知のフ
ォトエツチングを施して各コンタクトホール、スルーホ
ールを形成し、しかる後例えば真空蒸着技術でアルミニ
ウムを全面に付着せしめ、フォトエツチングでパターニ
ングしてソース又はドレイン用のアルミニウム電極２３
．２４゜２５及び必要なアルミニウム配線を形成する。
なお、図示省略したが、四に層間絶縁膜、上層アルミニ
ウム配憑、ファイナルバッジベージｌン膜等を形成して
ＥＦＲＯＭを完成させる。
ウム配憑、ファイナルバッジベージｌン膜等を形成して
ＥＦＲＯＭを完成させる。
上述した製造１８ｉＫよれば、特に第１Ｂ図の工程でポ
リＳ１層として、ゲート電極又は配線となる厚り部分６
ａ、〜６ａ３とこれに隣接し念薄い部分６ｂとを設けて
いるので、上記した如（第１０図の熱酸化工程虻よって
ポリＳｉ層６ａ、−Ｌ６ａ、の表面にはぼ均一な８ｉ０
．被膜８を形成することができる。このため、次の第１
Ｅ図の２層目ポリＳｉのエツチング時にポリＳｉ層６
ａｔ ｙ６ ａ、表面のｓｉｏ、膜８の各下端部周縁に
実質的に凹みがないことから、そこに２層目ポリ８ｉが
食込んで残ることがな込。従って、２層目ポリＳｔをオ
ーバーエツチングする必要がないので、その分ポリＳｉ
層１１を形成する念めのマスクパターンを縮小でき、微
細パターンのゲート電極が得られ、高集積化を図ること
ができる。
リＳ１層として、ゲート電極又は配線となる厚り部分６
ａ、〜６ａ３とこれに隣接し念薄い部分６ｂとを設けて
いるので、上記した如（第１０図の熱酸化工程虻よって
ポリＳｉ層６ａ、−Ｌ６ａ、の表面にはぼ均一な８ｉ０
．被膜８を形成することができる。このため、次の第１
Ｅ図の２層目ポリＳｉのエツチング時にポリＳｉ層６
ａｔ ｙ６ ａ、表面のｓｉｏ、膜８の各下端部周縁に
実質的に凹みがないことから、そこに２層目ポリ８ｉが
食込んで残ることがな込。従って、２層目ポリＳｔをオ
ーバーエツチングする必要がないので、その分ポリＳｉ
層１１を形成する念めのマスクパターンを縮小でき、微
細パターンのゲート電極が得られ、高集積化を図ること
ができる。
また、８ｉ０．膜８が均一に成長するために２層目ポリ
Ｓ１の食込みがなくなることによって、第１１［の工程
で８ ｉｏ、膜８もエツチングした際に２層目ポリ８１
部分の付着くより両ゲート電極１１−１１間、ゲート電
極６ａｌ−配線６！１１間が導通してシ曹−トを起こす
こともない。
Ｓ１の食込みがなくなることによって、第１１［の工程
で８ ｉｏ、膜８もエツチングした際に２層目ポリ８１
部分の付着くより両ゲート電極１１−１１間、ゲート電
極６ａｌ−配線６！１１間が導通してシ曹−トを起こす
こともない。
更Ｋまた、ＳｔＯ，膜８が均一に成長する上に七〇膜質
もほぼ良好となることから、充分な耐圧を有したものと
なり、ポリ８ｉ層６ａｌ〜６匂と他の導体層との間、４
１Ｋ第１Ｉ図のＡの部分で両ゲート６麿、−１１間にリ
ーク電流が流れることを防止できる。
もほぼ良好となることから、充分な耐圧を有したものと
なり、ポリ８ｉ層６ａｌ〜６匂と他の導体層との間、４
１Ｋ第１Ｉ図のＡの部分で両ゲート６麿、−１１間にリ
ーク電流が流れることを防止できる。
更に、第１Ｂ図においてポリ８ｉ層６を各ゲート電極及
び配線形状にパターニングした後にリン処理を施せるの
で、そのパターニング前にリン処理する場合に比べ、パ
ターニング時のフォトレジストやエッチャント又はエツ
チング用ガスによる汚染の影響を防ぐことができる。従
って、第１Ｃ図の酸化工程の直前にポリ８ｉ面を清浄化
した状態でリン処理が可能であってリン忙よる４９１（
Ｓｉｎｇ膜８に対するゲッタリング作用を有効に発揮さ
せ、Ｓｉｎ、膜８の膜質を向上させることができる。し
かもこの場合、各ポリＳｉ層６ａ、〜６ａ６及び６ｂが
ＳｔＯ，膜５とリンとの反応を阻止するストッパ作用も
有し【いることも重要である。つまり、ゲート酸化膜５
はポリ８１層の存在によってリンガラス化することがな
いので、熱処理時にゲート酸化膜５から直下の基板１表
面にリンが自動的にドープされる事態を防止でき、従っ
て第１Ｇ図の工程で形成するソース及びドレイン領域の
濃度を正確なものに設定することができる。
び配線形状にパターニングした後にリン処理を施せるの
で、そのパターニング前にリン処理する場合に比べ、パ
ターニング時のフォトレジストやエッチャント又はエツ
チング用ガスによる汚染の影響を防ぐことができる。従
って、第１Ｃ図の酸化工程の直前にポリ８ｉ面を清浄化
した状態でリン処理が可能であってリン忙よる４９１（
Ｓｉｎｇ膜８に対するゲッタリング作用を有効に発揮さ
せ、Ｓｉｎ、膜８の膜質を向上させることができる。し
かもこの場合、各ポリＳｉ層６ａ、〜６ａ６及び６ｂが
ＳｔＯ，膜５とリンとの反応を阻止するストッパ作用も
有し【いることも重要である。つまり、ゲート酸化膜５
はポリ８１層の存在によってリンガラス化することがな
いので、熱処理時にゲート酸化膜５から直下の基板１表
面にリンが自動的にドープされる事態を防止でき、従っ
て第１Ｇ図の工程で形成するソース及びドレイン領域の
濃度を正確なものに設定することができる。
上記の如く、本実施例の方法は幾多の顕著な作用効果を
奏するが、七の方法に反して第２図のよ５に酸化処理を
施した場合は次のような欠陥を生じてしｔ５゜つまり、
第２Ａ図のようＫ、ゲート酸化膜５上及びフィールド８
ｉ０１膜２上に単にポリＳ１層６ｍ、及び６Ｂｍを形放
し、これらのポリ８１層に隣接して本実施例の如き薄い
ポＩＪＳｉ層を形成しない場合、既述した理由によって
、第２Ｂ図のようＶＣポリ８１層６ａ１及び６ｍ、表面
の８１０、膜８が不均一となり、２層目ポリ８１１１の
エツチング後に下端部付近にボ１ｊ８１１１の残留部分
が付着して残っ【しまう。これは、上記したことから非
常に不都合である。また、第２Ａ図の工場前に全面に形
成した１層目ポリＳｔをリン処理した後、第２Ａ図のよ
うにパターニングすると、このパターニング時に上記し
た汚染の問題が生じてリンのゲッタリング作用が劣化し
てしまう。
奏するが、七の方法に反して第２図のよ５に酸化処理を
施した場合は次のような欠陥を生じてしｔ５゜つまり、
第２Ａ図のようＫ、ゲート酸化膜５上及びフィールド８
ｉ０１膜２上に単にポリＳ１層６ｍ、及び６Ｂｍを形放
し、これらのポリ８１層に隣接して本実施例の如き薄い
ポＩＪＳｉ層を形成しない場合、既述した理由によって
、第２Ｂ図のようＶＣポリ８１層６ａ１及び６ｍ、表面
の８１０、膜８が不均一となり、２層目ポリ８１１１の
エツチング後に下端部付近にボ１ｊ８１１１の残留部分
が付着して残っ【しまう。これは、上記したことから非
常に不都合である。また、第２Ａ図の工場前に全面に形
成した１層目ポリＳｔをリン処理した後、第２Ａ図のよ
うにパターニングすると、このパターニング時に上記し
た汚染の問題が生じてリンのゲッタリング作用が劣化し
てしまう。
逆に、第２ＡＩ！ｇＩの状態（即ち、本実施例の第１Ｂ
図の状態に対応するもの）でリン処理すると、ポリＳｉ
層６ｍ、のない箇所においてゲート酸化膜５がリンガラ
ス化し、後の熱処理時にそこから基板１表面にリンがド
ープされ、破線で示すようにリンドープド領域２６が生
じるために不適当である。本実施例はこうした事態は生
じず、ボＱ８ｔのパターニング（第１Ｂ図の工程）後で
も薄めポリ８１部分６ｂのストッパ作用によってゲート
酸化膜のリンガラス化を効果的に防止できるのである。
図の状態に対応するもの）でリン処理すると、ポリＳｉ
層６ｍ、のない箇所においてゲート酸化膜５がリンガラ
ス化し、後の熱処理時にそこから基板１表面にリンがド
ープされ、破線で示すようにリンドープド領域２６が生
じるために不適当である。本実施例はこうした事態は生
じず、ボＱ８ｔのパターニング（第１Ｂ図の工程）後で
も薄めポリ８１部分６ｂのストッパ作用によってゲート
酸化膜のリンガラス化を効果的に防止できるのである。
第３図は本発明の他の実施例を示すものである。
この実施例は、上述の第１図の実施例における第１Ｂ図
の工程に代わる工程によって峙徴づけられるが、第１０
図以降はほぼ同じであるから説明は省略する。
の工程に代わる工程によって峙徴づけられるが、第１０
図以降はほぼ同じであるから説明は省略する。
即ち、上述の実施例ではポリＳｉ層６を途中迄（５００
Ａ分が残る迄）エツチングしたが、これに代えて第３Ａ
図のよ５に、常法に従って全面に厚さ３５００Ａ程度に
ポリＳｔ層を成長させた後にこれをパターニングして各
ポリ８１層３６鳳１１３”ｌｌ３６ａ、となす。次イテ
第３Ｂ図のよ５に、ＯＶＤで全面に厚さ５００Ａ程度の
薄いポＩＪ８ｉ層３６ｂを成長させる。これ釦よって、
ポリ８１層３６ｍ。
Ａ分が残る迄）エツチングしたが、これに代えて第３Ａ
図のよ５に、常法に従って全面に厚さ３５００Ａ程度に
ポリＳｔ層を成長させた後にこれをパターニングして各
ポリ８１層３６鳳１１３”ｌｌ３６ａ、となす。次イテ
第３Ｂ図のよ５に、ＯＶＤで全面に厚さ５００Ａ程度の
薄いポＩＪ８ｉ層３６ｂを成長させる。これ釦よって、
ポリ８１層３６ｍ。
〜３６ａ、上ではボＩＪ Ｓ ｉ層３６ｂが一体化して
第１Ｂ図のポリＳｉ層６ｍ、〜６ａｌと同等の厚さ４０
００１１にの各ポリＳｉ層が得られ、またポリＳｉ層３
６ ｂハソノｔｔｇＩＢ図（７）ホＩＪ ８ｉ 層６
ｂ Ｋ相当するものとなる。従って、ｇａＢ図以降の工
程は第１Ｃ図以降の工程とはぼ同様に行なうことができ
る。
第１Ｂ図のポリＳｉ層６ｍ、〜６ａｌと同等の厚さ４０
００１１にの各ポリＳｉ層が得られ、またポリＳｉ層３
６ ｂハソノｔｔｇＩＢ図（７）ホＩＪ ８ｉ 層６
ｂ Ｋ相当するものとなる。従って、ｇａＢ図以降の工
程は第１Ｃ図以降の工程とはぼ同様に行なうことができ
る。
第３図の方法では、第１Ｂ図の工程に比べてＣＶＤの工
程が１つ増えるが、第１Ｂ図のようにポリ８ｉのエツチ
ングを途中照性なうためのエツチング制御は必要ではな
く、通常行なわれているＣＶＤ工程及びエツチング工程
を適用することができる点で有用であると考えられる。
程が１つ増えるが、第１Ｂ図のようにポリ８ｉのエツチ
ングを途中照性なうためのエツチング制御は必要ではな
く、通常行なわれているＣＶＤ工程及びエツチング工程
を適用することができる点で有用であると考えられる。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、上述の薄−ボ１Ｊｓｉ層６ｂ及び３６ｂの厚さ
はそれ自体充分に酸化され得るという条件で様々に変更
してよく、例えば５００〜８００Ａの範囲にしてよい。
はそれ自体充分に酸化され得るという条件で様々に変更
してよく、例えば５００〜８００Ａの範囲にしてよい。
また、ポリＳｉのエツチングは上述のプラズマエツチン
グで行なう以外にも、液相エツチングも可能である。な
お、本発明は上述のＥＦＲＯＭ以外にも、ポリ８１０２
層構造を有する肩々のメモＩＪ Ｉ Ｏ等に広く適用可
能である。
グで行なう以外にも、液相エツチングも可能である。な
お、本発明は上述のＥＦＲＯＭ以外にも、ポリ８１０２
層構造を有する肩々のメモＩＪ Ｉ Ｏ等に広く適用可
能である。
図面は本発明の実施例を示すものであって、第１Ａ図〜
第１Ｉ図は第１の実施例によるＥＰＩ−ＬＯＭの製造方
法を工程順に示す各断面図、第２Ａ図及び第２Ｂ図は比
較のため忙示した他の製造方法の主要工程を順次示す各
断面図、第３Ａ図及び第３Ｂ図は第２の実施例によるＥ
ＦＲＯＭの製造方法の主要工程を順次示す各断面図であ
る。 なお、図面に用いられている符号において、３は周辺回
路素子域、４はメモリ素子斌、６．６ａ。 〜６ａ３及び３６ａ、〜３６ｍＢは厚いポリＳｉ層、６
ｂ及び３６ｂは薄いポリＳｉ層、７．１２及び１３はマ
スク、８はＳｉｎ、膜（層間酸化膜）、１１はポリＳｉ
層又はコントロールゲート、１７゜１８及び２０はソー
ス領域、１９及び２１はドレイン領域である。 °′
□ 代理人 弁理士 薄 １）利 辛
第１Ｉ図は第１の実施例によるＥＰＩ−ＬＯＭの製造方
法を工程順に示す各断面図、第２Ａ図及び第２Ｂ図は比
較のため忙示した他の製造方法の主要工程を順次示す各
断面図、第３Ａ図及び第３Ｂ図は第２の実施例によるＥ
ＦＲＯＭの製造方法の主要工程を順次示す各断面図であ
る。 なお、図面に用いられている符号において、３は周辺回
路素子域、４はメモリ素子斌、６．６ａ。 〜６ａ３及び３６ａ、〜３６ｍＢは厚いポリＳｉ層、６
ｂ及び３６ｂは薄いポリＳｉ層、７．１２及び１３はマ
スク、８はＳｉｎ、膜（層間酸化膜）、１１はポリＳｉ
層又はコントロールゲート、１７゜１８及び２０はソー
ス領域、１９及び２１はドレイン領域である。 °′
□ 代理人 弁理士 薄 １）利 辛
Claims (1)
- １、半導体基体上に電極又は配線となる多結晶シリコン
層を形成し、この多結晶シリコン層の表面を酸化して８
ｉ０．被膜を形成するようにした半導体装置の製造方法
において、前記電極又は配線に作成されるべき比較的厚
い多結晶シリコン層を形成すると共に、この比較的厚い
多結晶シリコン層に連続して薄い多結晶シリコン層を形
放し、との状轢で前記酸化を施し、この際、前記の比較
的厚い多結晶シリコン層はその表面領域のみが酸化され
かつ前記の薄い多結晶シリコン層は完全に酸化されるよ
うにしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115065A JPS5817662A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115065A JPS5817662A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817662A true JPS5817662A (ja) | 1983-02-01 |
Family
ID=14653301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115065A Pending JPS5817662A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
-
1981
- 1981-07-24 JP JP56115065A patent/JPS5817662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
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