JPS5817667A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5817667A JPS5817667A JP56115086A JP11508681A JPS5817667A JP S5817667 A JPS5817667 A JP S5817667A JP 56115086 A JP56115086 A JP 56115086A JP 11508681 A JP11508681 A JP 11508681A JP S5817667 A JPS5817667 A JP S5817667A
- Authority
- JP
- Japan
- Prior art keywords
- type layer
- transistor
- substrate
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダーリントントランジスタの構造に関する。
ダーリントントランジスタは第１図忙示すように入力側
（駆動段）トランジスタＱ、と出力側（パワ一段）トラ
ンジスタＱ、とをダーリントン接続して成るものであり
、このトランジスタ回路を半導体装置に構成する忙は、
例えば第２図に示すようＫＮ−型Ｓｉ半導体基板１を共
通のコレクタとし、基板主表面に選択的に形成したＰ型
層２をペースとしてこの中ＫＮ” ［エミッタ（図示せ
ず）をつくりこむことで入力側及び出力側のＮＰＮトラ
ンジスタＱ＊ 、Ｑｔ ’に形成する。ところでトラン
ジスタＱ＝ 、Ｑｔのペース・エミッタ間には並列抵抗
Ｒ，，Ｒ，が挿入される。このうち抵抗Ｒ＋Ｇ！ダーリ
ントントランジスタのｈｙｌを決定する上で重要である
が、このＲＰＶ形成する場合忙従来法では第２図に示す
ように、入力側トランジスタＱ、のペースと出力側トラ
ンジスタＱ！のペースを分離するようにＮ−型基板の一
部３が蔦びてＰｍ層の細（なった部分４で抵抗Ｒ１を形
成している。この場合のＲ８は上記細くなった部分４の
幅Ｗ及び長さ１等によって決定され、幅Ｗ９なるべく細
くしあるいは）を長（してＲ１を大きくすることが望ま
しい。
（駆動段）トランジスタＱ、と出力側（パワ一段）トラ
ンジスタＱ、とをダーリントン接続して成るものであり
、このトランジスタ回路を半導体装置に構成する忙は、
例えば第２図に示すようＫＮ−型Ｓｉ半導体基板１を共
通のコレクタとし、基板主表面に選択的に形成したＰ型
層２をペースとしてこの中ＫＮ” ［エミッタ（図示せ
ず）をつくりこむことで入力側及び出力側のＮＰＮトラ
ンジスタＱ＊ 、Ｑｔ ’に形成する。ところでトラン
ジスタＱ＝ 、Ｑｔのペース・エミッタ間には並列抵抗
Ｒ，，Ｒ，が挿入される。このうち抵抗Ｒ＋Ｇ！ダーリ
ントントランジスタのｈｙｌを決定する上で重要である
が、このＲＰＶ形成する場合忙従来法では第２図に示す
ように、入力側トランジスタＱ、のペースと出力側トラ
ンジスタＱ！のペースを分離するようにＮ−型基板の一
部３が蔦びてＰｍ層の細（なった部分４で抵抗Ｒ１を形
成している。この場合のＲ８は上記細くなった部分４の
幅Ｗ及び長さ１等によって決定され、幅Ｗ９なるべく細
くしあるいは）を長（してＲ１を大きくすることが望ま
しい。
ところで高耐圧用のダーリントントランジスタの場合、
ＰＭ！ペース（２′）を高耐圧を得るために基板周辺部
を含めた全面忙形成することが１！摺されるが、その場
合、第３図圧水すようＫＮ−型基板ｌの一部３４−［ば
して反対側周辺部との間のＰ型層の細くなった部分５で
抵抗Ｒ１を構成しようとすると、周辺部はペレット切断
やエツチングのためにばらつき（矢印イ）を生じ、特［
＠ＷＫばらつきができてこれを細くすることは極めて困
難であり、したがって望ましい抵抗値のＲ，Ｖ得ること
ができないという問題があった。
ＰＭ！ペース（２′）を高耐圧を得るために基板周辺部
を含めた全面忙形成することが１！摺されるが、その場
合、第３図圧水すようＫＮ−型基板ｌの一部３４−［ば
して反対側周辺部との間のＰ型層の細くなった部分５で
抵抗Ｒ１を構成しようとすると、周辺部はペレット切断
やエツチングのためにばらつき（矢印イ）を生じ、特［
＠ＷＫばらつきができてこれを細くすることは極めて困
難であり、したがって望ましい抵抗値のＲ，Ｖ得ること
ができないという問題があった。
不発−は上記の問題を解決するべ（なされたものであり
、その目的は高耐圧系のダーリントントランジスタの提
供にある。
、その目的は高耐圧系のダーリントントランジスタの提
供にある。
第４図は本発明の原理的構成を示す概略平面図である。
同図において、ｐｍ層２′をベースとする入力儒のトラ
ンジスタＱ、と出力側トランジスタＱｔとを基板の一方
の周辺部より中心部へ向って蔦びるＮ−ｇ層３とこれと
反対側の周辺部より鴬びるＮ＋型層６によって分離し、
これらＮ−型層３とＮ＋型層６との間に挾ｆれたＰ型層
５をＱ１０ベース・エミッタ間の並列抵抗Ｒ，としたも
ので、上記Ｎ［層３は従来プロセスによりＰ型層形成時
に一部をマスク（８１０ｍ）することによってＮ−基板
１表面の一部が細長い形で残された部分であり、上記Ｎ
＋型層はＮＰＮ）ランジスタＱｌ）Ｑ、のエミッタ拡散
ｌ利用して同時に形成されるものであり、したがって従
来とプロセスは全く真ならない。
ンジスタＱ、と出力側トランジスタＱｔとを基板の一方
の周辺部より中心部へ向って蔦びるＮ−ｇ層３とこれと
反対側の周辺部より鴬びるＮ＋型層６によって分離し、
これらＮ−型層３とＮ＋型層６との間に挾ｆれたＰ型層
５をＱ１０ベース・エミッタ間の並列抵抗Ｒ，としたも
ので、上記Ｎ［層３は従来プロセスによりＰ型層形成時
に一部をマスク（８１０ｍ）することによってＮ−基板
１表面の一部が細長い形で残された部分であり、上記Ｎ
＋型層はＮＰＮ）ランジスタＱｌ）Ｑ、のエミッタ拡散
ｌ利用して同時に形成されるものであり、したがって従
来とプロセスは全く真ならない。
上記構成によれは、抵抗Ｒ，となるＰ型組長形部分６の
幅Ｗ′は基板周辺部のエツチングのばらつきに影響され
ずＮ＋ ｍ拡散層６の位置によって容易に制御され、細
い幅に形成することが可能で、所望とするＲ、 ｖ得る
ことで高耐圧のダーリントントランジスタの特性な向上
できる。
幅Ｗ′は基板周辺部のエツチングのばらつきに影響され
ずＮ＋ ｍ拡散層６の位置によって容易に制御され、細
い幅に形成することが可能で、所望とするＲ、 ｖ得る
ことで高耐圧のダーリントントランジスタの特性な向上
できる。
第５図及びその断面図第５Ａ図、第５Ｂ図は本発明によ
るダーリントントランジスタの（第１図、・・ ） Ｋ対応する）−実施形態ン示すものである。同図におい
て、１ ａｆＸＮ−ｍｓ １基板、ｌｂはコレクタとな
６Ｎ＋型層、２′為、２′ｂはベースとなるＰ型層で一
部はＮ−型細長部３カー一方周辺部より鷺びてＰａ１１
層２’ｌｌ 、 ｚ’ｂを分離する。６舎工上記Ｎ−波
細長部３０反対周辺部に＠Ｉ、て形成されたＮ＋製拡散
層で前記したごとくエミッタ拡散層よって形成される。
るダーリントントランジスタの（第１図、・・ ） Ｋ対応する）−実施形態ン示すものである。同図におい
て、１ ａｆＸＮ−ｍｓ １基板、ｌｂはコレクタとな
６Ｎ＋型層、２′為、２′ｂはベースとなるＰ型層で一
部はＮ−型細長部３カー一方周辺部より鷺びてＰａ１１
層２’ｌｌ 、 ｚ’ｂを分離する。６舎工上記Ｎ−波
細長部３０反対周辺部に＠Ｉ、て形成されたＮ＋製拡散
層で前記したごとくエミッタ拡散層よって形成される。
７はＮ＋型エミッタであって、第５Ａ図に示すようにＱ
、＠のエミッタは内部でＰ！！！層の一部２Ｃが貫通し
、ベースとエミッタを短絡するよ’５Ｃｔｌｔｇが形成
されるとともに、この貫通部２ＣによりＱ、のベース・
エミッタ間に並列する抵抗Ｒ１と、Ｑ、のエミッタ・コ
レクタ間に並列するダンパーダイオードＤ１か形成され
ること忙なる。Ｑｌ儒のエミッタは第５Ｂ図に示すよう
ＫＮ−濁細長部３とｈ４型拡散層６とに挾１れｒＰＩ！
層（Ｒ１）の表面Ｋｍび、これにより、Ｐ型層番丁５ｍ
と５ｂの２つの部分に分れる。５ｍの抵抗ｖＲ１，５ｂ
の抵抗をＲｌｂとすればＲ，Ｇ言で示される抵抗値をも
つことＶＣなる。Ｎ＋製層（基板）ｌｂの裏面には共通
のコレクタ電極（Ｊｔ設けられ、基板表面で４Ｓ入力憫
トランジスタＱ１のエミッタ電極（Ｅ、）は出力側トラ
ンジスタＱ。
、＠のエミッタは内部でＰ！！！層の一部２Ｃが貫通し
、ベースとエミッタを短絡するよ’５Ｃｔｌｔｇが形成
されるとともに、この貫通部２ＣによりＱ、のベース・
エミッタ間に並列する抵抗Ｒ１と、Ｑ、のエミッタ・コ
レクタ間に並列するダンパーダイオードＤ１か形成され
ること忙なる。Ｑｌ儒のエミッタは第５Ｂ図に示すよう
ＫＮ−濁細長部３とｈ４型拡散層６とに挾１れｒＰＩ！
層（Ｒ１）の表面Ｋｍび、これにより、Ｐ型層番丁５ｍ
と５ｂの２つの部分に分れる。５ｍの抵抗ｖＲ１，５ｂ
の抵抗をＲｌｂとすればＲ，Ｇ言で示される抵抗値をも
つことＶＣなる。Ｎ＋製層（基板）ｌｂの裏面には共通
のコレクタ電極（Ｊｔ設けられ、基板表面で４Ｓ入力憫
トランジスタＱ１のエミッタ電極（Ｅ、）は出力側トラ
ンジスタＱ。
のベース電極（Ｂ２ ）と連続し、Ｑｌのペース電極Ｂ
、Ｑ雪のエミッタ電極Ｅがこのダーリントントランジ
スタの上部電極端子に接続されることになる。
、Ｑ雪のエミッタ電極Ｅがこのダーリントントランジ
スタの上部電極端子に接続されることになる。
本発明はダーリントン接続トランジスタを有する高耐圧
系半導体装置に適用される。
系半導体装置に適用される。
ｍ１ａＡはダーリントントランジスタの一般的回路を示
す回路図、第２図は従来型のダーリントントランジスタ
の概略平面図、第２Ａ図は第２図におけるＡ−Ａ横断面
図、第３図は従来型のダーリントントランジスタを高耐
圧系に適用した場合σ）概略平面図、第４図は本発明に
よるダーリントントランジスタの概略平面図、第５−は
本発明によるダーリントントランジスタの一実施例を示
す平面図、第５Ａ図、第５Ｂ図は第５図におけるＡ−Ａ
視断面、Ｂ−Ｂ視断面！あられす断面図である。 １・・・Ｎ−型基板、２・・・Ｐ型層（ベース）、３・
・Ｎ−型細長部、４・・・Ｐ型層（抵抗Ｒ＋）、５・・
・Ｐ型層（Ｒ１）、６・・・Ｎ＋型層（エミッタ）。 第 １１・′・Ｉ Ｋ、 心 第 ２ 図
す回路図、第２図は従来型のダーリントントランジスタ
の概略平面図、第２Ａ図は第２図におけるＡ−Ａ横断面
図、第３図は従来型のダーリントントランジスタを高耐
圧系に適用した場合σ）概略平面図、第４図は本発明に
よるダーリントントランジスタの概略平面図、第５−は
本発明によるダーリントントランジスタの一実施例を示
す平面図、第５Ａ図、第５Ｂ図は第５図におけるＡ−Ａ
視断面、Ｂ−Ｂ視断面！あられす断面図である。 １・・・Ｎ−型基板、２・・・Ｐ型層（ベース）、３・
・Ｎ−型細長部、４・・・Ｐ型層（抵抗Ｒ＋）、５・・
・Ｐ型層（Ｒ１）、６・・・Ｎ＋型層（エミッタ）。 第 １１・′・Ｉ Ｋ、 心 第 ２ 図
Claims (1)
- １、第１導電型高抵抗半導体基板を共通のコレクタとし
、基板主表面の周辺部を含めて峰ば全面圧わたって形成
した第２導電製半導体層ｔペースとする複数のトランジ
スタをダーリントン接続してなる半導体装雪圧おいて、
入力側のトランジスタのペースと出力側のトランジスタ
のペースを基板の一方周辺部より鷺びる第１導電型高抵
抗層及び基板の他方周辺部より鷺びる第１導電型低抵抗
層とによって分離し、これら第１導電瀝層に挾まれた第
２導電型層を入力端トランジスタのペース・エミッタ間
の並列抵抗としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115086A JPS5817667A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115086A JPS5817667A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817667A true JPS5817667A (ja) | 1983-02-01 |
Family
ID=14653842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115086A Pending JPS5817667A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60168216A (ja) * | 1984-02-10 | 1985-08-31 | Hitachi Ltd | アクチユエ−タ |
| JPS6235672A (ja) * | 1985-08-09 | 1987-02-16 | Fuji Electric Co Ltd | ダ−リントントランジスタ |
| JPS6328143U (ja) * | 1986-08-08 | 1988-02-24 |
-
1981
- 1981-07-24 JP JP56115086A patent/JPS5817667A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60168216A (ja) * | 1984-02-10 | 1985-08-31 | Hitachi Ltd | アクチユエ−タ |
| JPS6235672A (ja) * | 1985-08-09 | 1987-02-16 | Fuji Electric Co Ltd | ダ−リントントランジスタ |
| JPS6328143U (ja) * | 1986-08-08 | 1988-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4547791A (en) | CMOS-Bipolar Darlington device | |
| US3666995A (en) | Integrated semiconductor device | |
| US4835588A (en) | Transistor | |
| US4107725A (en) | Compound field effect transistor | |
| US3755722A (en) | Resistor isolation for double mesa transistors | |
| US4689655A (en) | Semiconductor device having a bipolar transistor with emitter series resistances | |
| US4053336A (en) | Method of manufacturing a semiconductor integrated circuit device having a conductive plane and a diffused network of conductive tracks | |
| JP2801801B2 (ja) | Ｐｉｎダイオード | |
| JPS6155260B2 (ja) | ||
| US3576476A (en) | Mesh emitter transistor with subdivided emitter regions | |
| US4136355A (en) | Darlington transistor | |
| JP2627330B2 (ja) | 電圧降下制御ダイオード | |
| JP2510972B2 (ja) | 双方向サイリスタ | |
| US3560814A (en) | Transistor with strip shaped emitter | |
| JPS5937866B2 (ja) | 半導体装置 | |
| US3945032A (en) | Semiconductor integrated circuit device having a conductive plane and a diffused network of conductive tracks | |
| JPS55125645A (en) | Production of semiconductor device | |
| JPS58103169A (ja) | 半導体可変抵抗素子 | |
| US4931666A (en) | Darlington-connected semiconductor device | |
| JPS5833707Y2 (ja) | トランジスタ回路装置 | |
| JPS60176554U (ja) | 半導体装置 | |
| JPH0658960B2 (ja) | 小電流サイリスタ | |
| JP3251788B2 (ja) | Ｍｏｓ制御サイリスタ装置 | |
| JPS6244430B2 (ja) | ||
| JPS6233347Y2 (ja) |