JPS58177595A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPS58177595A JPS58177595A JP57059169A JP5916982A JPS58177595A JP S58177595 A JPS58177595 A JP S58177595A JP 57059169 A JP57059169 A JP 57059169A JP 5916982 A JP5916982 A JP 5916982A JP S58177595 A JPS58177595 A JP S58177595A
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- signal
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
- G11C19/186—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET using only one transistor per capacitor, e.g. bucket brigade shift register
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＣＤ撮像素子、液晶ディスプレイ、メモリ装
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路に関する。
置等を駆動するためのシフトレジスタに使用して好適な
信号伝送回路に関する。
例えばＣＣＤ撮像素子の水平走査層を１ラインづつ順次
電動するためのシフトレジスタとして、従来第１図に示
すような回路が用られていた。
電動するためのシフトレジスタとして、従来第１図に示
すような回路が用られていた。
図において、入力端子（１）がエンハンスメントｍのＭ
ＯＳ ）ランジスタＴＩのゲートに接続され、このトラ
ンジスタＴＩのソースが接地ライン（２）にＷ！硫され
、ドレインがディプレジョン渥のＭＯ８トランジスタＴ
２のソースとゲートに接続され、このトランジスタＴ２
のドレインが電源ライン（３）Ｋ接続される。
ＯＳ ）ランジスタＴＩのゲートに接続され、このトラ
ンジスタＴＩのソースが接地ライン（２）にＷ！硫され
、ドレインがディプレジョン渥のＭＯ８トランジスタＴ
２のソースとゲートに接続され、このトランジスタＴ２
のドレインが電源ライン（３）Ｋ接続される。
このトランジスタＴＩ、Ｔ！のドレインソースの接続点
カトランスミツシ盲ンゲートを構成すルエンハンスメン
ト渥のＭ０８トツンジスメＴ３１のソースドレインを通
じてトランジスタＴＩ、Ｔ！と同様ＫＩＩ絖されたトラ
ンジスタＴ４１．ＴＳＩ Ｋ接続され、このトランジス
タＴ４１．Ｔ５１の接続点がトランスミッションゲート
を構成する工ンノ・ンスメント型のＭＯ８トランジスメ
Ｔｓｓのノースドレインを通じてトランジスタＴ１．Ｔ
１１と同様に接続されたトランジスタＴｙｒ、ＴｓＩＫ
接続される。
カトランスミツシ盲ンゲートを構成すルエンハンスメン
ト渥のＭ０８トツンジスメＴ３１のソースドレインを通
じてトランジスタＴＩ、Ｔ！と同様ＫＩＩ絖されたトラ
ンジスタＴ４１．ＴＳＩ Ｋ接続され、このトランジス
タＴ４１．Ｔ５１の接続点がトランスミッションゲート
を構成する工ンノ・ンスメント型のＭＯ８トランジスメ
Ｔｓｓのノースドレインを通じてトランジスタＴ１．Ｔ
１１と同様に接続されたトランジスタＴｙｒ、ＴｓＩＫ
接続される。
このトランジスタＴｓ１〜ＴＩＩＦ）ｆｉ路が順次繰り
返し接続される。なお図中符漫のすフィックスの上位を
共通、下位を順次変更して示す。
返し接続される。なお図中符漫のすフィックスの上位を
共通、下位を順次変更して示す。
さらに亙いに位相の異なるり胃ツク信号φ１．φ工の供
給されるり胃りタ端子（４）、（５）がそれぞれトラン
ジスタＴｌｌ、Ｔｌｌ・・・・・及びトランジスタＴｓ
ｔ、Ｔａ２・・・・・のゲートに接続される。
給されるり胃りタ端子（４）、（５）がそれぞれトラン
ジスタＴｌｌ、Ｔｌｌ・・・・・及びトランジスタＴｓ
ｔ、Ｔａ２・・・・・のゲートに接続される。
この回路Ｋ＞いて、り諺ツタ端子（４） 、 （５）
Ｋは第２図Ａ、ＢＫ示すようなりロック信号φ１．φ２
が供給される。之れに対して入力端子（１）Ｋは例えば
第２図ＣＫ示すような信号φＩＮが供給される。
Ｋは第２図Ａ、ＢＫ示すようなりロック信号φ１．φ２
が供給される。之れに対して入力端子（１）Ｋは例えば
第２図ＣＫ示すような信号φＩＮが供給される。
これ忙よってまずトランジスタＴｓ、Ｔｚの接続点■に
は第２図ＤＫ示すような反転電圧Ｖｌが現れる。
は第２図ＤＫ示すような反転電圧Ｖｌが現れる。
ココテＶｔｐ−ｐ ＝ ＶＤＤ （ＭＤＤハＩＨＩＩ
５ イｙ（３）ノミ圧）である。
５ イｙ（３）ノミ圧）である。
次にＶｌが信号φｌでサンプリングされ、トランジスタ
’ｌ”４１のゲート■にホールドされ、第２図Ｅに示す
ような電圧ｖ２が現れる。これＫよってトランジスタＴ
４１．Ｔ５１の接続点■には飢２図ＦＫ示すような反転
電圧ｖ３が現れる。この電圧Ｖｓ Ｋて例えば第１の水
平走査層が駆動される。
’ｌ”４１のゲート■にホールドされ、第２図Ｅに示す
ような電圧ｖ２が現れる。これＫよってトランジスタＴ
４１．Ｔ５１の接続点■には飢２図ＦＫ示すような反転
電圧ｖ３が現れる。この電圧Ｖｓ Ｋて例えば第１の水
平走査層が駆動される。
さらに■３が信号φ２でサンプリングされ、トランジス
タ１゛７１のゲート■にホールドされ、第２図ＧＫ示す
ような電圧ｖ４が現れる。これＫよってトランジスタＴ
７１．Ｔ８１の接続点■、トランジスタＴ４２０ゲート
■、トランジスタＴ４２．Ｔ５Ｚの接続点■にはそれぞ
れｇｚａ）ｉ、Ｉ 、Ｊに示すような電圧Ｖ５．Ｖ６．
Ｖ７が現われ、この電圧ｖ７にて第２の水平走ｆｄが駆
動される。以下上述の動作が順次行われる。
タ１゛７１のゲート■にホールドされ、第２図ＧＫ示す
ような電圧ｖ４が現れる。これＫよってトランジスタＴ
７１．Ｔ８１の接続点■、トランジスタＴ４２０ゲート
■、トランジスタＴ４２．Ｔ５Ｚの接続点■にはそれぞ
れｇｚａ）ｉ、Ｉ 、Ｊに示すような電圧Ｖ５．Ｖ６．
Ｖ７が現われ、この電圧ｖ７にて第２の水平走ｆｄが駆
動される。以下上述の動作が順次行われる。
ここで、トランスミッションゲートを構成するトランジ
スタＴｓｓ、Ｔｓｔ・・・・・のしきい値なりｔｈとし
て ■（φｔ 、１ｌｚ）ｐ−ｐ ≧ＶＤＤ ＋ ｖｔｈの
条件が満されれば、トランスミッションゲートを通して
信号が伝送される。
スタＴｓｓ、Ｔｓｔ・・・・・のしきい値なりｔｈとし
て ■（φｔ 、１ｌｚ）ｐ−ｐ ≧ＶＤＤ ＋ ｖｔｈの
条件が満されれば、トランスミッションゲートを通して
信号が伝送される。
こりよ５Ｋして入力信号−１Ｎが順次伝送され、各水平
ｊ１！査縁が順次駆動される。
ｊ１！査縁が順次駆動される。
ところが仁の回路において、信号を伝送し次の信号を得
るまでの１段の構成にトランジスタを６素子必要とする
。このため回路規模が大きくなり、特ＫＩＣ化した場合
にチップ面積が大ぎくなって、ＩＣｆ）：２ストが上が
るなどの問題があった。すなわち上述の回路においてト
ランジスタＴ４１．Ｔ５１及びＴ７１．Ｔｉ１ｌ Ｋて
それぞれ信号が反転されており、同相の信号を得るため
に２倍の素子が必ｌ！になっている。
るまでの１段の構成にトランジスタを６素子必要とする
。このため回路規模が大きくなり、特ＫＩＣ化した場合
にチップ面積が大ぎくなって、ＩＣｆ）：２ストが上が
るなどの問題があった。すなわち上述の回路においてト
ランジスタＴ４１．Ｔ５１及びＴ７１．Ｔｉ１ｌ Ｋて
それぞれ信号が反転されており、同相の信号を得るため
に２倍の素子が必ｌ！になっている。
また上述の回路において、出力側に容量性の負荷を接続
した場合に、第２図Ｆ、ＪＫ示す出力信号の波形が破着
で示すよ５に鈍ってしまう・この場合に隣接の出力信号
の間でオーパーツツブが発生し、例えば撮像素子に用い
た場合には解儂度が劣化したり、混色によって画倫が劣
化してしまう。
した場合に、第２図Ｆ、ＪＫ示す出力信号の波形が破着
で示すよ５に鈍ってしまう・この場合に隣接の出力信号
の間でオーパーツツブが発生し、例えば撮像素子に用い
た場合には解儂度が劣化したり、混色によって画倫が劣
化してしまう。
さらに上述の回路の場合、トランジスタＴｔ。
Ｔ５１．Ｔ８１・・・・・は常にオン状ＩＥＩＫあり、
このためトランジスタＴｌ、Ｔ４１．Ｔフ１・・・・・
がオンになった状態で貫通電流が流れ、極めて大きな電
力が消費されてしまう。
このためトランジスタＴｌ、Ｔ４１．Ｔフ１・・・・・
がオンになった状態で貫通電流が流れ、極めて大きな電
力が消費されてしまう。
また各トランジスタが包和領域で駆動されているので、
％に回路を高這で駆動する場合に大きな消費電力を必要
とする。
％に回路を高這で駆動する場合に大きな消費電力を必要
とする。
また出力信号のローレベルがトランジスタＴ４１及びＴ
ｓ＋・・・・・の分圧によって定まるので、これらの素
子のばらつきＫよってローレベルが変動し、設計が困ｌ
ＩＫなる。
ｓ＋・・・・・の分圧によって定まるので、これらの素
子のばらつきＫよってローレベルが変動し、設計が困ｌ
ＩＫなる。
サラにエンハンスメント型とディブレジョン塩の異なる
素子を用いるので、例えばＩＣ化した場合に製造のプロ
セスが多く必要となってしまう。
素子を用いるので、例えばＩＣ化した場合に製造のプロ
セスが多く必要となってしまう。
本発明はこのような点Ｋかんがみ、簡単な構成で上述の
従来の欠点を一掃できるようにしたものである。ｌｌ下
に図面を参照しながら本発明の−実施例について説明し
よう。
従来の欠点を一掃できるようにしたものである。ｌｌ下
に図面を参照しながら本発明の−実施例について説明し
よう。
第５ＩＩＩにおいて、入力端子（１）がトランス建ツシ
ョンゲートを構成するエンハンスメント瀝のＭＯ８Ｏ８
トランジスＭｌを通じてエンハンスメント麿のＭｏ１）
ツンジスタＭ２ｔのゲートに接続される。このトランジ
スタＭｌｌのゲートソース間にプートストラップ用のコ
ンダンｔｃｓ１が接続される。またで トランジスタＭｌ１のドレインがトランス建ツションゲ
ートを構成するエンハンスメント麿のＭＯ＆トランジス
タＭ４１のゲート′ＫＩＩ統される。さらにトランジス
ｐＭｓ１のソースがトランジスタＭ４１のドレインソー
ス間を通じてエンハンスメン）ＷのＭ０８トランジスタ
Ｍｔｔのゲートに接続される。このトランジスタＭａｌ
のゲートノース閾にプートストラップ用のコンダンｔＣ
＊Ｓが接続される。またトランジスタＭｌｌｌのドレイ
ンがトランス建ツションゲートな構成するエンハンスメ
ント置のＭｏａ ）ツンジスメＭγ里のゲートに接続さ
れる１、さらにトランジスタＭｓｌのソースがトランジ
スタＭ７１のドレインソース間・を通じて次段の回路に
接続される。
ョンゲートを構成するエンハンスメント瀝のＭＯ８Ｏ８
トランジスＭｌを通じてエンハンスメント麿のＭｏ１）
ツンジスタＭ２ｔのゲートに接続される。このトランジ
スタＭｌｌのゲートソース間にプートストラップ用のコ
ンダンｔｃｓ１が接続される。またで トランジスタＭｌ１のドレインがトランス建ツションゲ
ートを構成するエンハンスメント麿のＭＯ＆トランジス
タＭ４１のゲート′ＫＩＩ統される。さらにトランジス
ｐＭｓ１のソースがトランジスタＭ４１のドレインソー
ス間を通じてエンハンスメン）ＷのＭ０８トランジスタ
Ｍｔｔのゲートに接続される。このトランジスタＭａｌ
のゲートノース閾にプートストラップ用のコンダンｔＣ
＊Ｓが接続される。またトランジスタＭｌｌｌのドレイ
ンがトランス建ツションゲートな構成するエンハンスメ
ント置のＭｏａ ）ツンジスメＭγ里のゲートに接続さ
れる１、さらにトランジスタＭｓｌのソースがトランジ
スタＭ７１のドレインソース間・を通じて次段の回路に
接続される。
このトランジスタＭ２ ｌ、Ｍ４ ］ 、Ｍａ １．Ｍ
７１及びコンデンサＣ３１，Ｃ６１０回路が順次繰り返
し接続される。
７１及びコンデンサＣ３１，Ｃ６１０回路が順次繰り返
し接続される。
さらにクロック端子（４）がトランジスタＭ１のゲート
及びトランジスタＭｓｘ、Ｍｓｘ・・・・・のドレイン
に接続され、クロック端子（５）がトランジスタＭ２１
．Ｍ２１・・・・・のドレインに接続される。
及びトランジスタＭｓｘ、Ｍｓｘ・・・・・のドレイン
に接続され、クロック端子（５）がトランジスタＭ２１
．Ｍ２１・・・・・のドレインに接続される。
この回路におい【、クロック層子（４） 、 （５）、
入力端子（１）にはそれぞれ第４図Ａ、Ｂ、Ｃに示すよ
うな信号φ１．φ２．φＩＮが供給される。ここで信号
φｌ。
入力端子（１）にはそれぞれ第４図Ａ、Ｂ、Ｃに示すよ
うな信号φ１．φ２．φＩＮが供給される。ここで信号
φｌ。
φ２のハイレペルヲｖＨ、ローレベルヲＶＬトシ、信号
φＩＮのハイレベル ｖｉ、ローレベルｔ ＶＬ トす
る。また信号φ１．φ２のパルスを図示のよう忙（１１
）。
φＩＮのハイレベル ｖｉ、ローレベルｔ ＶＬ トす
る。また信号φ１．φ２のパルスを図示のよう忙（１１
）。
〔１２〕・・・・・、［２１１（２２］・・・・・とす
る。またＭＯ８トランジスタのルきい値を全てｖｔｈと
する。
る。またＭＯ８トランジスタのルきい値を全てｖｔｈと
する。
これによってまず
ＶＨ≦ＶＨ−ｖｔｈ ＃ Ｈ＋ ＋ Ｈ
＋ ’ （１１であれば、信号φ１Ｎは信号φ１のパル
ス［：１２］ＫテトランジスタＭｔを伝送され、トラン
ジスタＭｌ１０ゲート■（・こは第４図り忙示すような
電圧Ｖｌが現れる。
＋ ’ （１１であれば、信号φ１Ｎは信号φ１のパル
ス［：１２］ＫテトランジスタＭｔを伝送され、トラン
ジスタＭｌ１０ゲート■（・こは第４図り忙示すような
電圧Ｖｌが現れる。
次にトランジスタＭ２１のソース■の電圧ＶＳ （＠４
図Ｂ）は、初め Ｖｌ −Ｖｌ ｗｘ ＶＨ−ＶＬ ＞ ｖｔｈ ＊
ｍ ｅ ＠ ＠ ＠ ＠ （２）であゐから、トランジ
スタＭ！１はオンしＶ冨＝ＶＬ （
・・・・・・・（３）となる、そして信号φ８のパルス
〔２２〕が来ると電圧ｖ１はコンデンサＣ３１を通じて
持ち上げられ、但し、ｃＢはブー゛トヌトラップ容量 ｃＢはトランジスタＭ２１のゲートの ストレー容量 となり、このとき ｖｔ −ｖｔｈ≧ｖＨ・・・・・・・（５）ならば Ｖｌ ｘｘ ＶＨ・・山・・（６） トナリ、トランジスタＭｌｌのソース■にパルス［２２
］が抜き出される。
図Ｂ）は、初め Ｖｌ −Ｖｌ ｗｘ ＶＨ−ＶＬ ＞ ｖｔｈ ＊
ｍ ｅ ＠ ＠ ＠ ＠ （２）であゐから、トランジ
スタＭ！１はオンしＶ冨＝ＶＬ （
・・・・・・・（３）となる、そして信号φ８のパルス
〔２２〕が来ると電圧ｖ１はコンデンサＣ３１を通じて
持ち上げられ、但し、ｃＢはブー゛トヌトラップ容量 ｃＢはトランジスタＭ２１のゲートの ストレー容量 となり、このとき ｖｔ −ｖｔｈ≧ｖＨ・・・・・・・（５）ならば Ｖｌ ｘｘ ＶＨ・・山・・（６） トナリ、トランジスタＭｌｌのソース■にパルス［２２
］が抜き出される。
さら忙僧勺φ！に同期してトランジスタＭ４１が一オン
となり、パルス（２２）がトランジスタＭｓ１のゲート
■にも蓄積される。そしてこのゲート■の電圧Ｖｓ （
第４図Ｆ）が Ｖ３＝ ＶＨ・・・・・・・（７） ｋなることによってトランジスタＭｓｌがオンし、トラ
ンジスタＭ２１と同様の動作でトランジスタＭｓ１のソ
ース■にパルス〔１３〕が抜き出される漠４図ｑ）。
となり、パルス（２２）がトランジスタＭｓ１のゲート
■にも蓄積される。そしてこのゲート■の電圧Ｖｓ （
第４図Ｆ）が Ｖ３＝ ＶＨ・・・・・・・（７） ｋなることによってトランジスタＭｓｌがオンし、トラ
ンジスタＭ２１と同様の動作でトランジスタＭｓ１のソ
ース■にパルス〔１３〕が抜き出される漠４図ｑ）。
以下同様にしてトランジスタＭ２２ 、Ｍｓ ２・・・
・・のソース■、■・・・・・に信号φ１．φ２の各パ
ルス（２３）。
・・のソース■、■・・・・・に信号φ１．φ２の各パ
ルス（２３）。
〔１４〕・・・・・が抜き出される（第４図Ｉ、Ｋ・・
・・・）。
・・・）。
従ってこの回路において、久方信号≠１、が順次伝送さ
れ、トランジスタＭ２１ 、Ｍｓ３Ｍｚｚ、Ｍ５ｚ・・
・・・のソースに９次パルスが取り出される。そしてこ
のパルスにて例えば水平走査線を順次駆動することがで
きる。
れ、トランジスタＭ２１ 、Ｍｓ３Ｍｚｚ、Ｍ５ｚ・・
・・・のソースに９次パルスが取り出される。そしてこ
のパルスにて例えば水平走査線を順次駆動することがで
きる。
さらに第４図において、電圧Ｖｌ 、Ｖ３ 、Ｖ５・・
・・・の電圧の上昇ｖＡは、コンデンサＣ３１，Ｃ６１
・・・・・のプートストラップ効果によるものであり、
である、また電圧Ｖｚ、Ｖ＜・・・・・の電圧の降下ｖ
Ｂは電圧Ｖｌ、Ｖ３・・・・・の低下忙よるものであり
、但し、ＣＬは負荷の容量 である、また電圧Ｖ２．Ｖ３・・・・・の電圧の上昇Ｖ
Ｃは信号φ２のｄ’＜ＩＩＩスによってトテンジス−Ｍ
ｓｓ、Ｍｉｘ・・・・・がオンしたことによる電圧Ｖｓ
、Ｖｓ−・・・・の電荷の配分によ′るも９のであり、 である、また電圧Ｖｌの電圧の上昇ＶＤはこの電圧ＶＣ
Ｋよるものであり、 である。さらに電圧Ｖｇ、Ｖｓ・・・・・の残留電圧Ｖ
ＥはＶｐ −）−ＶＬ −＋ ＶＬになったことによる
ものであり、である。
・・・の電圧の上昇ｖＡは、コンデンサＣ３１，Ｃ６１
・・・・・のプートストラップ効果によるものであり、
である、また電圧Ｖｚ、Ｖ＜・・・・・の電圧の降下ｖ
Ｂは電圧Ｖｌ、Ｖ３・・・・・の低下忙よるものであり
、但し、ＣＬは負荷の容量 である、また電圧Ｖ２．Ｖ３・・・・・の電圧の上昇Ｖ
Ｃは信号φ２のｄ’＜ＩＩＩスによってトテンジス−Ｍ
ｓｓ、Ｍｉｘ・・・・・がオンしたことによる電圧Ｖｓ
、Ｖｓ−・・・・の電荷の配分によ′るも９のであり、 である、また電圧Ｖｌの電圧の上昇ＶＤはこの電圧ＶＣ
Ｋよるものであり、 である。さらに電圧Ｖｇ、Ｖｓ・・・・・の残留電圧Ｖ
ＥはＶｐ −）−ＶＬ −＋ ＶＬになったことによる
ものであり、である。
ここで負荷としてＣＣＤ撮倫素子あるいは液晶ディスプ
レイ等の容量性の負荷を用いた場合にはＣＬ ＞ Ｃ８
ツＣ４・・・・・・・α謙であり、上述のｖＢ、ｖ（、
、ｖｐ、ｖＥは全て略零となり、通常の使用において問
題は生じない。
レイ等の容量性の負荷を用いた場合にはＣＬ ＞ Ｃ８
ツＣ４・・・・・・・α謙であり、上述のｖＢ、ｖ（、
、ｖｐ、ｖＥは全て略零となり、通常の使用において問
題は生じない。
またコンデンサＣ３１，Ｃ６１・・・・・の容量値ｃＢ
は。
は。
上述の（４１、（５）式から
であり、またトランスファーゲートとなるトランジスタ
〜Ｉｆ 、Ｍ＜ １ 、Ｍ７ ｔ・・・・・の耐圧をＢ
Ｖとしたときであり、これらの２式から求めて ・・・・・・・Ｃ１６１ の関に選べばよい。
〜Ｉｆ 、Ｍ＜ １ 、Ｍ７ ｔ・・・・・の耐圧をＢ
Ｖとしたときであり、これらの２式から求めて ・・・・・・・Ｃ１６１ の関に選べばよい。
こうして入力信号φ工、の伝送が拘われるわけであるが
、本発明によれば上述した従来の欠点を一掃することが
できた。
、本発明によれば上述した従来の欠点を一掃することが
できた。
すなわち、上述の回路において、信号を伝送し次の信号
を得るまでのｌｌ１１の構成が例えばトランジスタＭｚ
ｘ、Ｍａｔ 、コンデンサＣｓｌの３素子のみである。
を得るまでのｌｌ１１の構成が例えばトランジスタＭｚ
ｘ、Ｍａｔ 、コンデンサＣｓｌの３素子のみである。
従って回路規模が小さく、ＩＣ化した場合のチップ面積
も小さくなる。
も小さくなる。
また出力信号がクロツタ信号φ１．−意のパルスを抽出
する形で形成されるの゛で、上述のようにり四ツク信号
−１，φ２のパルスを短くすることにより容易に出力信
号のオーバーラツプを無くす仁とができる。
する形で形成されるの゛で、上述のようにり四ツク信号
−１，φ２のパルスを短くすることにより容易に出力信
号のオーバーラツプを無くす仁とができる。
さらに従来の回路のよ５に貫通電流が流れることがない
ので、消費電力が極めて小さくなる。
ので、消費電力が極めて小さくなる。
また各トランジスタが［１１領域で駆動されているので
、容ｊＫ高速躯動を行うことができ、それによって消費
電力が大きくなることもない。
、容ｊＫ高速躯動を行うことができ、それによって消費
電力が大きくなることもない。
さらにタａツク信号φ１．φ冨のそれぞれによって出力
信号が得られるので、り諺ツタ信号の周ｌ１ｔＷｋ−輪 を従来の１にすることができ、これによっても消費電力
が小さくなる。
信号が得られるので、り諺ツタ信号の周ｌ１ｔＷｋ−輪 を従来の１にすることができ、これによっても消費電力
が小さくなる。
また出力信号の四−レベルはクロック信号φ１゜φ２及
び入力信号−ＩＮ４Ｆ）四−レベルＶＬと一致されるの
で、設計が極めて容Ｊ＆になる。
び入力信号−ＩＮ４Ｆ）四−レベルＶＬと一致されるの
で、設計が極めて容Ｊ＆になる。
さらｋ例えばエン−・ンスメント型の素子のみで回路を
形成できるので、ＩＣ化した場合にプ胃セスが少くてす
み、容易かつ安価に回路を形成できる。
形成できるので、ＩＣ化した場合にプ胃セスが少くてす
み、容易かつ安価に回路を形成できる。
ところで上述の回路（おいて、ＭＯＳ ）ランジスタは
次のように構成される。第５図において、Ｐ形のサブス
トレート（１１）の上に、Ｎのソース領壊輪及びドレイ
ン領域（Ｌ３が形成される。そしてソース領域θ３とド
レイン領域α湯の間の素子の表面に５ｉｎ２層ａｔが設
けられ、その上にゲート電極α９が被着形成される。
次のように構成される。第５図において、Ｐ形のサブス
トレート（１１）の上に、Ｎのソース領壊輪及びドレイ
ン領域（Ｌ３が形成される。そしてソース領域θ３とド
レイン領域α湯の間の素子の表面に５ｉｎ２層ａｔが設
けられ、その上にゲート電極α９が被着形成される。
従ってこのようなＭＯＳ）ランジスタにおいて、グー）
［極０９とソース領域α２とが対向する部分α槌におい
てコンデンサが形成され、容量を持つ。またゲート電位
が高くなるとソース領域ｔＪ２１とドレイＩＡ ン領械鰭との間にチャンネル鰭が形成され、このときゲ
ート電極ａ＄とチャンネ＃鰭との間においてもコンダン
すが形成される。
［極０９とソース領域α２とが対向する部分α槌におい
てコンデンサが形成され、容量を持つ。またゲート電位
が高くなるとソース領域ｔＪ２１とドレイＩＡ ン領械鰭との間にチャンネル鰭が形成され、このときゲ
ート電極ａ＄とチャンネ＃鰭との間においてもコンダン
すが形成される。
そこで上述の回路におい【、コンダンすＣａｔ。
Ｃ＠１−・・・としてＭＯ８トランジスタＭａｔ、Ｍｓ
ｌ・やＯ・・のゲートとソースあるいはチャンネルとの
間の容量を用いることができる。その場合の回路梼或は
第６Ｅのようｋなる。
ｌ・やＯ・・のゲートとソースあるいはチャンネルとの
間の容量を用いることができる。その場合の回路梼或は
第６Ｅのようｋなる。
セしてさらＫＮＯ２）ランジスタだけでは容量が足りな
い場合に、ｌｌＮ３図のよ５にコンデンサを設けてもよ
い、なおその場合のコンデンサは、第７図に示すようＫ
ＮＯ２）ツンジスタＭＳｌ、Ｍ＠ｌ・・・・・のゲート
とソースドレインとの閣の容量を用いてもよい、またこ
の場合のＭ０８０８トランジスタｌ。
い場合に、ｌｌＮ３図のよ５にコンデンサを設けてもよ
い、なおその場合のコンデンサは、第７図に示すようＫ
ＮＯ２）ツンジスタＭＳｌ、Ｍ＠ｌ・・・・・のゲート
とソースドレインとの閣の容量を用いてもよい、またこ
の場合のＭ０８０８トランジスタｌ。
Ｍａｒ−・＠― はエンハンスメント渥でもディブレジ
ョン型でもよい。
ョン型でもよい。
第１図は従来の回路のＩＩ絖図、第２図はその説明のた
めの波形図、第３図は本発明の一例の接続図、１１１４
図はその説明のための波形図、菖５図はＭＯＳ ）ラン
ジスタの構成図、第６図、第７図は本発明の他の例の接
続図である。 （１）は入力端子、（４） 、 （５）はり；ツク端子
シＭｌ、Ｍ！１゜Ｍ４１ 、Ｍ５１ 、Ｍ７１・・・φ
−はＭ０８トランジスタ、Ｃ３１，Ｃｌ５１・・・・・
はコンデンサである。 同 松 隈 秀 Ｊ！４、沫−【 第１図 第３図 第２図 、 、、 、／ 第４図 １ｊ″ 第５図 １ 第６図 第７図
めの波形図、第３図は本発明の一例の接続図、１１１４
図はその説明のための波形図、菖５図はＭＯＳ ）ラン
ジスタの構成図、第６図、第７図は本発明の他の例の接
続図である。 （１）は入力端子、（４） 、 （５）はり；ツク端子
シＭｌ、Ｍ！１゜Ｍ４１ 、Ｍ５１ 、Ｍ７１・・・φ
−はＭ０８トランジスタ、Ｃ３１，Ｃｌ５１・・・・・
はコンデンサである。 同 松 隈 秀 Ｊ！４、沫−【 第１図 第３図 第２図 、 、、 、／ 第４図 １ｊ″ 第５図 １ 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、入力信号がソースホ四アに供給され、このソースホ
ｐアのゲートソース関にプートストラップ用の容量成分
が持たせられると共に、上記ソースホ■アからの信号が
トランス建ツシ冨ンゲートを通じて次段に供給されるよ
うにし、上記：／ −ｆｉ ４ 闘ア及びトランスミッ
ションゲートからなる回路が順次接続さ′れると共に、
上記ソースホ謬ア及びトランス建ツシ薗ンゲートが各段
ごと虻交互に異なる位相で駆動されることｋより、上記
入力信号が各段ごとに順次伝送されるようにした信号伝
送回路。 ２ 上記特許請求の範囲第１項において、上記プートス
トラップ用の容量成分として上記ソースホ譚アを構成す
る素子のチャンネル及びソースとゲートとの間の容量成
分を用いるよ５Ｋした信号伝送回路。 ３、上記特許請求の範Ｓ縞１項＃Ｃをいて、上記プート
ストラップ用の容量成分を、上記ソースホロアを構成す
る素子のチャンネル及びソースとゲートとの間の容量成
分と上記素子のゲートソース間に挿入される付加的な容
量とで構成するようにした信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059169A JPS58177595A (ja) | 1982-04-09 | 1982-04-09 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059169A JPS58177595A (ja) | 1982-04-09 | 1982-04-09 | 信号伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58177595A true JPS58177595A (ja) | 1983-10-18 |
Family
ID=13105605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059169A Pending JPS58177595A (ja) | 1982-04-09 | 1982-04-09 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154280A (ja) * | 1984-12-26 | 1986-07-12 | Canon Inc | 光電変換装置 |
-
1982
- 1982-04-09 JP JP57059169A patent/JPS58177595A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154280A (ja) * | 1984-12-26 | 1986-07-12 | Canon Inc | 光電変換装置 |
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