JPS5945696A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPS5945696A JPS5945696A JP57156317A JP15631782A JPS5945696A JP S5945696 A JPS5945696 A JP S5945696A JP 57156317 A JP57156317 A JP 57156317A JP 15631782 A JP15631782 A JP 15631782A JP S5945696 A JPS5945696 A JP S5945696A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
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- G—PHYSICS
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- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Logic Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＣＣＤ撮像素子、液晶ディスプレイ、メモリ装
置等を駆動するための走査回路に使用して好適な信号伝
送回路に関する。
置等を駆動するための走査回路に使用して好適な信号伝
送回路に関する。
背景技術とその問題点
このような信号伝送回路として、従来第１図に示すよう
な回路が用いられていた。
な回路が用いられていた。
図において、入力端子（１）がエンハンスメント型のＭ
Ｏ３Ｉ−ランジスタＴ１のケートに接続され、このトラ
ンジスタＴ１のソースが接地ライン（２）に接続され、
ドレインがディブレジョン型のＭＯＳトランジスタＴ２
のソースとゲートに接続され、このトランジスタＴ２の
ドレインが電源ライン（３）に接続される。
Ｏ３Ｉ−ランジスタＴ１のケートに接続され、このトラ
ンジスタＴ１のソースが接地ライン（２）に接続され、
ドレインがディブレジョン型のＭＯＳトランジスタＴ２
のソースとゲートに接続され、このトランジスタＴ２の
ドレインが電源ライン（３）に接続される。
このトランジスタＴ１．’ｌ’２のドレインソースの接
続点がトランスミッションゲートを構成するエンハンス
メント型のＭＯ３Ｉ−ランジスタＴ３１のソースドレイ
ンを通じてトランジスタＴ１．Ｔ２と間様に接続された
トランジスタＴ４１． Ｔ６１に接続され、このトラン
ジスタＴ４１． Ｔ５１の接続点がトランスミッション
ゲートを構成するエンハンスメント型のＭＯ３Ｉ−ラン
ジスタＴＧ１のソースドレインを通じてトランジスタ′
ｒ１．Ｔ２と同様に接続されたトランジスタ’ｒ？１．
Ｔｅｌに接続される。
続点がトランスミッションゲートを構成するエンハンス
メント型のＭＯ３Ｉ−ランジスタＴ３１のソースドレイ
ンを通じてトランジスタＴ１．Ｔ２と間様に接続された
トランジスタＴ４１． Ｔ６１に接続され、このトラン
ジスタＴ４１． Ｔ５１の接続点がトランスミッション
ゲートを構成するエンハンスメント型のＭＯ３Ｉ−ラン
ジスタＴＧ１のソースドレインを通じてトランジスタ′
ｒ１．Ｔ２と同様に接続されたトランジスタ’ｒ？１．
Ｔｅｌに接続される。
このトランジスタＴ３１〜Ｔｅｔの回路が順次繰り返し
接続される。なお図中符号のザフィックスの上位を共通
、上位を順次変更して示す。
接続される。なお図中符号のザフィックスの上位を共通
、上位を順次変更して示す。
さらに互いに位相の異−なるクロック信号φ１゜φ２の
供給されるクロック端子（４１，＋５１がそれぞれトラ
ンジスタＴ３１． Ｔ３２・・・及びトランジスタＴＧ
１． Ｔａ２・・・のゲートに接続される。
供給されるクロック端子（４１，＋５１がそれぞれトラ
ンジスタＴ３１． Ｔ３２・・・及びトランジスタＴＧ
１． Ｔａ２・・・のゲートに接続される。
この回路においＣ、クロック端子＋４１． （５１には
第２図Ａ、Ｂに示すようなりロック信号φ１．φ２が供
給される。これに対して入力端子（１１には例えば第２
図Ｃに示ずような信号φＩＮが供給される。
第２図Ａ、Ｂに示すようなりロック信号φ１．φ２が供
給される。これに対して入力端子（１１には例えば第２
図Ｃに示ずような信号φＩＮが供給される。
これによってまずトランジスタＴ１．Ｔ２の接続点■に
は第２図りに示すような反転電圧■１が現れる。
は第２図りに示すような反転電圧■１が現れる。
次に■１が信号φ１でサンプリングされ、トランジスタ
゛ｒ４１のケート■にボールドされ、第２図Ｅに示ずよ
うな電圧■２が現れる。これによってトランジスタＴ４
１． Ｔａ２の接続点■には第２図Ｆに示すような反転
電圧Ｖ３が現れる。この電圧Ｖ３にて例えば第１の水平
走査線が駆動される。
゛ｒ４１のケート■にボールドされ、第２図Ｅに示ずよ
うな電圧■２が現れる。これによってトランジスタＴ４
１． Ｔａ２の接続点■には第２図Ｆに示すような反転
電圧Ｖ３が現れる。この電圧Ｖ３にて例えば第１の水平
走査線が駆動される。
さらにｖ３が信号φ２でサンプリングされ、トランジス
タＴ７１のゲート■にホールドされ、第２図Ｇに示すよ
うな電圧ｖ４が現れる。これによってトランジスタＴ７
１． Ｔａ２の接続点■、トランジスタＴ４２のゲート
■、トランジスタＴ ４２ 、 ’Ｔ’ ５２の接続点
■にはそれぞれ第２図Ｈ，Ｉ、Ｊにボずような電圧■５
＋ ■ｆｌ 、Ｖｖが現われ、この電圧Ｖ７にて第
２の水平走査線が駆動される。以Ｆ上述の動作が順次行
われる。
タＴ７１のゲート■にホールドされ、第２図Ｇに示すよ
うな電圧ｖ４が現れる。これによってトランジスタＴ７
１． Ｔａ２の接続点■、トランジスタＴ４２のゲート
■、トランジスタＴ ４２ 、 ’Ｔ’ ５２の接続点
■にはそれぞれ第２図Ｈ，Ｉ、Ｊにボずような電圧■５
＋ ■ｆｌ 、Ｖｖが現われ、この電圧Ｖ７にて第
２の水平走査線が駆動される。以Ｆ上述の動作が順次行
われる。
ここで、トランスミッションケートを構成するトランジ
スタＴ３１． Ｔａ２・・・のしきい値をｖｔｈとし”
ＣＶ （（ｆｉｌ、 φ２ ） ｐ ｐｉｉ＝Ｖ０
０＋Ｖｔｈ（Ｖｌ）Ｄは電源ライン（３）の電圧）の条
件が満たされれば、トランスミッションゲートを通して
信号が伝送される。
スタＴ３１． Ｔａ２・・・のしきい値をｖｔｈとし”
ＣＶ （（ｆｉｌ、 φ２ ） ｐ ｐｉｉ＝Ｖ０
０＋Ｖｔｈ（Ｖｌ）Ｄは電源ライン（３）の電圧）の条
件が満たされれば、トランスミッションゲートを通して
信号が伝送される。
このようにし゛ζ入力信号φＩＮが順次伝送され、各水
平走査線が順次駆動される。
平走査線が順次駆動される。
ところがごの回路におい′ζ、信号を伝送し次の信号を
得るまでの１段の構成にトランジスタを６素子必要とす
る。このため回路規模が大きくなり、特にＩＣ化した場
合にチップ面積が大きくなっ”ζ、ＩＣのコストが上が
るなどの問題があった。すなわち上述の回路におい“ζ
トランスミッション Ｔ５ｓ及びＴＴｌ、 Ｔｌ１ｌに
てそれぞれ信号が反転されており、同相の信号を得るた
めに２倍の素子が必要になっている。
得るまでの１段の構成にトランジスタを６素子必要とす
る。このため回路規模が大きくなり、特にＩＣ化した場
合にチップ面積が大きくなっ”ζ、ＩＣのコストが上が
るなどの問題があった。すなわち上述の回路におい“ζ
トランスミッション Ｔ５ｓ及びＴＴｌ、 Ｔｌ１ｌに
てそれぞれ信号が反転されており、同相の信号を得るた
めに２倍の素子が必要になっている。
また上述の回路において、出力側に容晴性の負荷を接続
した場合に、第２図Ｆ、Ｊに示す出力信号の波形が破線
で示すように鈍ってしまう。この場合に隣接の出力信号
の間でオーバーラツプが発生し、例えば撮像素子に用い
た場合には解像度が劣化したり、混色によって画像が劣
化してしまう。
した場合に、第２図Ｆ、Ｊに示す出力信号の波形が破線
で示すように鈍ってしまう。この場合に隣接の出力信号
の間でオーバーラツプが発生し、例えば撮像素子に用い
た場合には解像度が劣化したり、混色によって画像が劣
化してしまう。
さらに上述の回路の場合、トランジスタＴ２゜Ｔ ５１
＋ Ｔ ａｓ・・・は當にオン状態にあり、このため
トランジスタＴｓ 、Ｔ４１．ＴＴｌ・・・がオンにな
った状態で貫通電流が流れ、極めて大きな電力が消費さ
れてしまう。
＋ Ｔ ａｓ・・・は當にオン状態にあり、このため
トランジスタＴｓ 、Ｔ４１．ＴＴｌ・・・がオンにな
った状態で貫通電流が流れ、極めて大きな電力が消費さ
れてしまう。
また各トランジスタが飽和領域で駆動されＣいるので、
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。
特に回路を高速で駆動する場合に大きな消費電力を必要
とする。
さらにエンハンスメント型とディブレジョン型の異なる
素子を用いるので、例えばＩＣ化した場合に製造のプロ
セスが多く必要となってしまう。
素子を用いるので、例えばＩＣ化した場合に製造のプロ
セスが多く必要となってしまう。
また上述の回路において出力点■、■・・・の波形のロ
ーレヘルはトランジスタＴ４１． Ｔｓｔ、Ｔ４２．
Ｔａ２・・・のオン抵抗の比で決定され但し、ｒｌはト
ランジスタＴ４１． Ｔ４２・・・のオン抵抗値 ｒ２はトランジスタＴ ５ｓ ＋ Ｔ ５２・・・のオ
ン抵抗値 ＶｌｉＳは接地ライン（２）の電圧 となる残留電圧Ｖ′が発生している。ここでＶ′の値を
小さくするには、ｒ１＋ｒ２の比を大きくすればよいが
、これはトランジスタＴ４１． Ｔ４２・・のチップ面
積をトランジスタＴ６１． Ｔ６２・・・よりかなり
大きくすることになり、望ましいことではない。一方出
刃信号でＭＯＳ トランジスタを駆動する場合には、上
述のように残留電圧Ｖ′があると、しきい値等の問題で
制約が多く加わることになる。さらに信号のクイナミン
クレンジが残留電圧Ｖ′分少なくなるなどの問題があっ
た。
ーレヘルはトランジスタＴ４１． Ｔｓｔ、Ｔ４２．
Ｔａ２・・・のオン抵抗の比で決定され但し、ｒｌはト
ランジスタＴ４１． Ｔ４２・・・のオン抵抗値 ｒ２はトランジスタＴ ５ｓ ＋ Ｔ ５２・・・のオ
ン抵抗値 ＶｌｉＳは接地ライン（２）の電圧 となる残留電圧Ｖ′が発生している。ここでＶ′の値を
小さくするには、ｒ１＋ｒ２の比を大きくすればよいが
、これはトランジスタＴ４１． Ｔ４２・・のチップ面
積をトランジスタＴ６１． Ｔ６２・・・よりかなり
大きくすることになり、望ましいことではない。一方出
刃信号でＭＯＳ トランジスタを駆動する場合には、上
述のように残留電圧Ｖ′があると、しきい値等の問題で
制約が多く加わることになる。さらに信号のクイナミン
クレンジが残留電圧Ｖ′分少なくなるなどの問題があっ
た。
発明の目的
本発明はこのような点にがんがみ、簡単な構成で従来の
欠点を一掃でき、特に出方ラインの出カバルス以外の不
要な電位変動を除去できるようにするものである。
欠点を一掃でき、特に出方ラインの出カバルス以外の不
要な電位変動を除去できるようにするものである。
発明の概要
本発明は、人力信号がソースボロアに供給され、このソ
ースホロアのゲートソース間にブートストラップ用の容
量成分が持たせられ、上記ソースボロアからの信号が第
１のトランスミッションケートを通じて次段に供給され
ると共に、上記ソースボロアの出力端と接地との間に第
２のトランスミッションケートが設けられ、」−記ソー
スホロア及び第１、第２のトランスミッションゲートか
らなる回路が順次接続され、上記ソースボロア及び第１
のトランスミッションゲートが各段ごとに交互に異なる
位相で駆動されることにより、」１記入力信号が各段ご
とに順次伝送されると共に、出力端が一υ−立ち」二か
り、立ちトがって以降に次段以降の出力に関連した信号
で上記第２のトランスミッションゲートをオンされるこ
とにより、上記出力端の立ち上がったときのレヘルを安
定化するようにした信号伝送回路であって、出力ライン
に不要な電位変動が生じないものである。
ースホロアのゲートソース間にブートストラップ用の容
量成分が持たせられ、上記ソースボロアからの信号が第
１のトランスミッションケートを通じて次段に供給され
ると共に、上記ソースボロアの出力端と接地との間に第
２のトランスミッションケートが設けられ、」−記ソー
スホロア及び第１、第２のトランスミッションゲートか
らなる回路が順次接続され、上記ソースボロア及び第１
のトランスミッションゲートが各段ごとに交互に異なる
位相で駆動されることにより、」１記入力信号が各段ご
とに順次伝送されると共に、出力端が一υ−立ち」二か
り、立ちトがって以降に次段以降の出力に関連した信号
で上記第２のトランスミッションゲートをオンされるこ
とにより、上記出力端の立ち上がったときのレヘルを安
定化するようにした信号伝送回路であって、出力ライン
に不要な電位変動が生じないものである。
実施例
第３１Ｘ＋におい′ζ、入力端子ｆｉ＋がトランスミッ
ションゲートを構成するエンハンスメント型のＭＯＳト
ランジスタＭ１を通じ゛Ｃソースポロア構成にされたエ
ンハンスメント型のＭＯ３Ｉ−ランジスタＭ２１のゲー
トに接続される。
ションゲートを構成するエンハンスメント型のＭＯＳト
ランジスタＭ１を通じ゛Ｃソースポロア構成にされたエ
ンハンスメント型のＭＯ３Ｉ−ランジスタＭ２１のゲー
トに接続される。
ここでＭＯ３Ｉ−ランジスタは次のように構成される。
第４図において、Ｐ形のサブストレート（１１）の上に
、Ｎ＋のソース領域（１２）及びドレイン領域（１３）
が形成される。そしてソース領域（１２）とドレイン領
域（１３）の間の素子の表面に５ｉ０２層が設けられ、
その上にゲート電極（１５）が被着形成される。
、Ｎ＋のソース領域（１２）及びドレイン領域（１３）
が形成される。そしてソース領域（１２）とドレイン領
域（１３）の間の素子の表面に５ｉ０２層が設けられ、
その上にゲート電極（１５）が被着形成される。
従ってこのようなＭＯ３Ｉ−ランシスタにおいて、ゲー
ト電極（１５）とソース領域（１２）とが対向する部分
（１６）においてコンデンサが形成され、容量を持つ。
ト電極（１５）とソース領域（１２）とが対向する部分
（１６）においてコンデンサが形成され、容量を持つ。
またゲート電位が高くなるとソース類ＪＩＮ（１２）と
ドレイン領域（１３）との間にチャンネル（１７）が形
成され、このときゲート電極（１５）とチャンネル（１
７）との間においてもコンデンサが形成される。
ドレイン領域（１３）との間にチャンネル（１７）が形
成され、このときゲート電極（１５）とチャンネル（１
７）との間においてもコンデンサが形成される。
そしてこのコンデンサによって、第３図の回路において
トランジスタＭ２１のゲートソース間にブートストラッ
プ用の容量成分が構成される。
トランジスタＭ２１のゲートソース間にブートストラッ
プ用の容量成分が構成される。
さらに第３図において、トランジスタＭ２１のドレイン
がトランスミッションゲートを構成するエンハンスメン
ト型のＭＯ３Ｉ−ランジスタＭ４１のゲートに接続され
る。さらにトランジスタＭ２１のソースがトランジスタ
Ｍ４１のトレインソース間を通じてエンハンスメント型
のＭＯ３＋−ランジスタＭ６１のケートに接続される。
がトランスミッションゲートを構成するエンハンスメン
ト型のＭＯ３Ｉ−ランジスタＭ４１のゲートに接続され
る。さらにトランジスタＭ２１のソースがトランジスタ
Ｍ４１のトレインソース間を通じてエンハンスメント型
のＭＯ３＋−ランジスタＭ６１のケートに接続される。
このトランジスタＭ５１のゲートソース間にブートスト
ラップ用の容量成分が構成される。またトランジスタＭ
ｓ１のトレインがトランスミッションケートを構成する
エンハンスメント型のＭＯ３Ｉ−ランシスタＭｖｔのゲ
ートに接続される。さらにトランジスタＭ６１のソース
がトランジスタＭｖ１のドレインソース間を通し”ζ次
段の回路に接続される。
ラップ用の容量成分が構成される。またトランジスタＭ
ｓ１のトレインがトランスミッションケートを構成する
エンハンスメント型のＭＯ３Ｉ−ランシスタＭｖｔのゲ
ートに接続される。さらにトランジスタＭ６１のソース
がトランジスタＭｖ１のドレインソース間を通し”ζ次
段の回路に接続される。
さらにトランジスタＭ２１１ Ｍｓｘのソースと接地ラ
イン（２）との間にトランスミッションゲートを構成す
るエンハンスメント型のＭＯＳトランジスタＭ３１．
Ｍｌｌｌが設けられる。また次段のトランジスタＭ５い
Ｍ２２のソースがダイオード接続されたエンハンスメン
ト型のＭＯ３Ｉ−ランシスタＭｅ＋＋Ｍｓ１を通じてト
ランジスタＭ３１． ＭＢ２のゲートに接続される。さ
らに前段のトランジスタＭｓ。
イン（２）との間にトランスミッションゲートを構成す
るエンハンスメント型のＭＯＳトランジスタＭ３１．
Ｍｌｌｌが設けられる。また次段のトランジスタＭ５い
Ｍ２２のソースがダイオード接続されたエンハンスメン
ト型のＭＯ３Ｉ−ランシスタＭｅ＋＋Ｍｓ１を通じてト
ランジスタＭ３１． ＭＢ２のゲートに接続される。さ
らに前段のトランジスタＭｓ。
Ｍｎ２（７；ｌ入力側（Ｍ４１以降においては前段の１
〜ランジスクＭ２１． Ｍｓｔ・・・のソースに等しい
）がエンハンスメント型のＭＯ３Ｉ−ランジスタＭａｉ
＋Ｍｂｘのゲートに接続され、このｌ・ランジスタＭ
ａｔ ＋ＭｂｓがトランジスタＭ ３１ 、 Ｍ Ｇｌ
のブー１−と接地ライン（２）との間に設けられる。
〜ランジスクＭ２１． Ｍｓｔ・・・のソースに等しい
）がエンハンスメント型のＭＯ３Ｉ−ランジスタＭａｉ
＋Ｍｂｘのゲートに接続され、このｌ・ランジスタＭ
ａｔ ＋ＭｂｓがトランジスタＭ ３１ 、 Ｍ Ｇｌ
のブー１−と接地ライン（２）との間に設けられる。
このトランジスタＭ２１〜Ｍｂ１の回路が順゛次繰り返
し接続される。
し接続される。
さらにクロック端子（４）がトランジスタＭ１のゲート
及びトランジスタＭＳ１． Ｍ５２・・・のドレインに
接続され、クロック端子（５）がトランジスタＭ ２１
、、 Ｍ ２２・・・のトレインに接続される。
及びトランジスタＭＳ１． Ｍ５２・・・のドレインに
接続され、クロック端子（５）がトランジスタＭ ２１
、、 Ｍ ２２・・・のトレインに接続される。
この回路において、クロック端子（４＋ 、 （５１、
入力端子ｆｌ）にはそれぞれ第５図Ａ、Ｂ、Ｃに示ずよ
うな信号φ１．φ２．φＩＮが供給される。ここで信号
φ１．φ２．φＩＮのハイレベルをＶＨ、ローレベルを
ＶＬとする。また信号 φ１．φ２のパルスを図示のよ
うに（１１） 、 （１２） ・・・、（２１）。
入力端子ｆｌ）にはそれぞれ第５図Ａ、Ｂ、Ｃに示ずよ
うな信号φ１．φ２．φＩＮが供給される。ここで信号
φ１．φ２．φＩＮのハイレベルをＶＨ、ローレベルを
ＶＬとする。また信号 φ１．φ２のパルスを図示のよ
うに（１１） 、 （１２） ・・・、（２１）。
〔２２〕 ・・・とする。またＭＯＳ）ランジスクの
しきい値を全てｖｔｈとする。
しきい値を全てｖｔｈとする。
これによってまず信号φＩＮは信号φ１のパルス〔１２
〕にて１−ランジスタＭ１を伝送され、トランジスタＭ
２１のゲート■の電圧Ｖｔ （第５図Ｄ）は、Ｖ １
＝ Ｖ ＨＶ ｔｈ ・・’ ”’
（１）になる。
〕にて１−ランジスタＭ１を伝送され、トランジスタＭ
２１のゲート■の電圧Ｖｔ （第５図Ｄ）は、Ｖ １
＝ Ｖ ＨＶ ｔｈ ・・’ ”’
（１）になる。
次にトランジスタＭ２１のソース■の電圧■２（第５図
Ｅ）は、初め Ｖｚ Ｖ２ ＝ＶＨＶＬ ＞ｖｔｈ ・・・・・
・（２）であるから、トランジスタＭ２１はオンしｖ２
＝Ｖ、 ・・・・・・（３）
となる。そして信号φ２のパルス〔２２〕が来ると電圧
■、はトランジスタＭ２１の容量成分によるブートスト
ラップ効果によって持ち上げられ、但し、ＣＢはブート
ス１−ラップ容量 ＣＳはトランジスタＭ２１のゲート のストレー容量 となり、このとき ’Ｊ Ｉ Ｖ ｔｂ≧ＶＨ・・・・・・（５）ならば Ｖ２ ＝ｖＨ・・・・・・（６） となり、トランジスタＭ２１のソース■にパルス〔２２
」が抜き出される。
Ｅ）は、初め Ｖｚ Ｖ２ ＝ＶＨＶＬ ＞ｖｔｈ ・・・・・
・（２）であるから、トランジスタＭ２１はオンしｖ２
＝Ｖ、 ・・・・・・（３）
となる。そして信号φ２のパルス〔２２〕が来ると電圧
■、はトランジスタＭ２１の容量成分によるブートスト
ラップ効果によって持ち上げられ、但し、ＣＢはブート
ス１−ラップ容量 ＣＳはトランジスタＭ２１のゲート のストレー容量 となり、このとき ’Ｊ Ｉ Ｖ ｔｂ≧ＶＨ・・・・・・（５）ならば Ｖ２ ＝ｖＨ・・・・・・（６） となり、トランジスタＭ２１のソース■にパルス〔２２
」が抜き出される。
さらに信号φ２に同期してトランジスタＭ４１がオンと
なり、電圧Ｖ２がトランジスタＭ！１１のゲート■にも
蓄積される。そしてごのゲート■の電圧■３（第５図Ｆ
）が Ｖ３ ＝ Ｖ ＨＶ ｔｂ ・・・・
・・（７）になることによってトランジスタＭｓｓがオ
ンし、１−ランジスタＭ２１と同様の動作でトランジス
タＭ５１のソース■にパルス〔１３〕が抜き出される（
第５−図Ｇ）。
なり、電圧Ｖ２がトランジスタＭ！１１のゲート■にも
蓄積される。そしてごのゲート■の電圧■３（第５図Ｆ
）が Ｖ３ ＝ Ｖ ＨＶ ｔｂ ・・・・
・・（７）になることによってトランジスタＭｓｓがオ
ンし、１−ランジスタＭ２１と同様の動作でトランジス
タＭ５１のソース■にパルス〔１３〕が抜き出される（
第５−図Ｇ）。
そしてこのとき、トランジスタＭ５１のソース■に抜き
出されたパルスがトランジスタＭ１１１を通じてトラン
ジスタＭ３１のゲート■に供給され、このパルスによる
電荷がトランジスタＭ３１のゲート■に餠積される。こ
れによりトランジスタＭ３１はオンに固定される。さら
に第１周期の動作が完了し、次の第２周期の動作の始め
に端子（１１に信号φＩＮが供給されると、トランジス
タＭａ１オンされ、トランジスタＭ３１のゲート■の１
１４’Ｎｊがリセットされ、トランジスタＭ３１はオフ
される。
出されたパルスがトランジスタＭ１１１を通じてトラン
ジスタＭ３１のゲート■に供給され、このパルスによる
電荷がトランジスタＭ３１のゲート■に餠積される。こ
れによりトランジスタＭ３１はオンに固定される。さら
に第１周期の動作が完了し、次の第２周期の動作の始め
に端子（１１に信号φＩＮが供給されると、トランジス
タＭａ１オンされ、トランジスタＭ３１のゲート■の１
１４’Ｎｊがリセットされ、トランジスタＭ３１はオフ
される。
以下同様にしてトランジスタＭ２？・Ｍ５２゛°゛の出
力点■、（Φ・・・に信号φ１．φ２の各パルス（２３
） 、 （１４） ・・・が出力される（第５図Ｊ
。
力点■、（Φ・・・に信号φ１．φ２の各パルス（２３
） 、 （１４） ・・・が出力される（第５図Ｊ
。
Ｍ・・・）。
従ってこの回路において、入力信号φ、Ｎが順次伝送さ
れ、トランジスタＭ２１． Ｍｓｔ、 Ｍ２２１Ｍ５２
・・・のソースに順次パルスが取り出される。そしてこ
のパルスにて例えば水平走査線を順次駆動することがで
きる。
れ、トランジスタＭ２１． Ｍｓｔ、 Ｍ２２１Ｍ５２
・・・のソースに順次パルスが取り出される。そしてこ
のパルスにて例えば水平走査線を順次駆動することがで
きる。
なお第５図におい°ζ、電圧Ｖ１．Ｖ３．ＶＢ ・・
・の電圧の上昇ＶＡは、トランジスタＭ２１．ＭＭ５＋
・・・の容量成分によるソートストラップ効果によるも
のであり、 である。
・の電圧の上昇ＶＡは、トランジスタＭ２１．ＭＭ５＋
・・・の容量成分によるソートストラップ効果によるも
のであり、 である。
そしてこの回路におい′ζ、トランジスタＭ３１゜Ｍｓ
ｌ・・・は次段の出力パルスによってオンされ、次の周
期における前段からの信号によってオフされる。すなわ
ち出力パルスの得られる前後以外の期間はトランジスタ
Ｍ３１１ Ｍ６ｓ・・・がオンされζいるので、その間
に出力端は接地ライン（２）に接続され、出力信号の低
電位のレベルが接地電位に固定される。
ｌ・・・は次段の出力パルスによってオンされ、次の周
期における前段からの信号によってオフされる。すなわ
ち出力パルスの得られる前後以外の期間はトランジスタ
Ｍ３１１ Ｍ６ｓ・・・がオンされζいるので、その間
に出力端は接地ライン（２）に接続され、出力信号の低
電位のレベルが接地電位に固定される。
こうして入力信号φ１Ｎの伝送が行われるわけであるが
、この回路によれば上述した従来の欠点を一掃すること
ができる。
、この回路によれば上述した従来の欠点を一掃すること
ができる。
すなわち、上述の回路において、信号を伝送し次の信号
を得るまでの１段の構成が例えばトランジスタＭ２１．
１ Ｍ３１１ Ｍ４１１ Ｍｌｌｌ、 Ｍａｌの５素
子のみである。従って回路規模が小さく、ＩＣ化した場
合のチップ面積も小さくなる。
を得るまでの１段の構成が例えばトランジスタＭ２１．
１ Ｍ３１１ Ｍ４１１ Ｍｌｌｌ、 Ｍａｌの５素
子のみである。従って回路規模が小さく、ＩＣ化した場
合のチップ面積も小さくなる。
また出力信号がクロック信号φ１．φ２のパルスを抽出
する形で形成されるので、上述のようにクロック信号φ
１．φ２のパルスを短くすることにより容易に出力信号
のオーパーラ・ノブを無くすことができる。
する形で形成されるので、上述のようにクロック信号φ
１．φ２のパルスを短くすることにより容易に出力信号
のオーパーラ・ノブを無くすことができる。
さらに従来の回路のように１通も硫が流れることがない
ので、消費電力が杓めζ小さくなる。
ので、消費電力が杓めζ小さくなる。
また各１−ランジスタが直線領域で駆動されているので
、容易に高速駆動を行うことができ、それによって消費
電力が大きくなることもない。
、容易に高速駆動を行うことができ、それによって消費
電力が大きくなることもない。
さらにクロック信号φ１．φ２のそれぞれによって出力
信号が得られるの−ζ、りｌニドツク信号の周波数を従
来の２にすることができ、これによっても消費電力が小
さくなる。
信号が得られるの−ζ、りｌニドツク信号の周波数を従
来の２にすることができ、これによっても消費電力が小
さくなる。
また例えばエンハンスメント型の素子のみで回路を形成
できるので、ＩＣ化した場合にプロセスが少なくてずみ
、容易かつ安価に回路を形成できる。
できるので、ＩＣ化した場合にプロセスが少なくてずみ
、容易かつ安価に回路を形成できる。
そしてさらに、トランジスタＭ３１． Ｍ６ｓ・・・が
設りられたことにより、出力値すの低電位のレベルが接
地電位に固定され、出力ラインの不要な電位変動が除去
される。ここでトランジスタＭ３１゜Ｍｂ＋ ・・・
が無かった場合には、出力パルス以外の期間において、
各出力端から駆動されるＣＣＶ。
設りられたことにより、出力値すの低電位のレベルが接
地電位に固定され、出力ラインの不要な電位変動が除去
される。ここでトランジスタＭ３１゜Ｍｂ＋ ・・・
が無かった場合には、出力パルス以外の期間において、
各出力端から駆動されるＣＣＶ。
液晶までの間の信号ラインが浮いた状態になり、外乱等
の影響を受り易く、これが電位変動となってＣＣＤ、液
晶を誤動作させるおそれがあった。
の影響を受り易く、これが電位変動となってＣＣＤ、液
晶を誤動作させるおそれがあった。
また第６図は本発明の他の例を示す。図においてトラン
ジスタＭ２１． Ｍｓｔとゲートが共通に接続されたト
ランスミッションゲートを構成するエンハンスメント型
のＭＯＳ）ランジスタＭｃｌ 、 Ｍｄ１が設けられ、
このトランジスタＭＣＬ ＋ ＭｄｉがトランジスタＭ
２１１ Ｍ ｔｓｌのソースに接続され、このトラン
ジスタＭＣＩ 、 Ｍｔｈを通して出力信号が取り出さ
れる。さらにトランジスタＭ ３１ 、 Ｍ ６１とゲ
ートが共通に接続されたトランスミッションゲートを構
成するエンハンスメント型のＭＯＳトランジスタＭｅ１
． Ｍｆｚが設レノられ、このトランジスタＭｅｔ ＋
ＭｆｚのソースドレインがそれぞれトランジスタＭ２１
． ＭＣＩ 、Ｍ５１． Ｍｄｔの接続中点と接地ライ
ン（２）との間に接続される。
ジスタＭ２１． Ｍｓｔとゲートが共通に接続されたト
ランスミッションゲートを構成するエンハンスメント型
のＭＯＳ）ランジスタＭｃｌ 、 Ｍｄ１が設けられ、
このトランジスタＭＣＬ ＋ ＭｄｉがトランジスタＭ
２１１ Ｍ ｔｓｌのソースに接続され、このトラン
ジスタＭＣＩ 、 Ｍｔｈを通して出力信号が取り出さ
れる。さらにトランジスタＭ ３１ 、 Ｍ ６１とゲ
ートが共通に接続されたトランスミッションゲートを構
成するエンハンスメント型のＭＯＳトランジスタＭｅ１
． Ｍｆｚが設レノられ、このトランジスタＭｅｔ ＋
ＭｆｚのソースドレインがそれぞれトランジスタＭ２１
． ＭＣＩ 、Ｍ５１． Ｍｄｔの接続中点と接地ライ
ン（２）との間に接続される。
この回路においてトランジスタＭｅｔ 、 Ｍｄｔ
・・が出力パルスの期間のみオンされることにより、ク
ロック信号φ１．φ２がトランジスタＭ４１゜Ｍｌｌ・
・・の容量成分を通して出力端に漏洩するのが遮断され
る。またトランジスタＨｅ１＋ Ｍｆｔ ・・・がト
ランジスタＭ ３１１ Ｍ ｇｌと同時にオンされるご
とにより、ブートストラップのボットエンド側から帰還
される電荷がトランジスタＭｅ１． Ｍｆｔ・・・を通
じて接地ライン（２）に吸収される。
・・が出力パルスの期間のみオンされることにより、ク
ロック信号φ１．φ２がトランジスタＭ４１゜Ｍｌｌ・
・・の容量成分を通して出力端に漏洩するのが遮断され
る。またトランジスタＨｅ１＋ Ｍｆｔ ・・・がト
ランジスタＭ ３１１ Ｍ ｇｌと同時にオンされるご
とにより、ブートストラップのボットエンド側から帰還
される電荷がトランジスタＭｅ１． Ｍｆｔ・・・を通
じて接地ライン（２）に吸収される。
従ってこの回路におい”ζ、トランジスタＭ３１゜ＭＣ
Ｉ・・・がオフの期間の出力パルス以外の部分の電位変
動が除去され、出力ラインの電位はさらに安定する。な
おトランジスタＭｅ１． Ｍｓ＋・・・のケートはトラ
ンジスタＭｃｒ 、 Ｍｄｔ ・・・の入力側及び出
力側のいずれに接続してもよい。
Ｉ・・・がオフの期間の出力パルス以外の部分の電位変
動が除去され、出力ラインの電位はさらに安定する。な
おトランジスタＭｅ１． Ｍｓ＋・・・のケートはトラ
ンジスタＭｃｒ 、 Ｍｄｔ ・・・の入力側及び出
力側のいずれに接続してもよい。
さらに第７図において、第６図のトランジスタＭｅｔ
、 ＭｆｌをトランジスタＭ ４ｓ 、 Ｍ ５１、Ｍ
７１゜Ｍ２２の接続中点と接地ライン（２）との間に設
りる。
、 ＭｆｌをトランジスタＭ ４ｓ 、 Ｍ ５１、Ｍ
７１゜Ｍ２２の接続中点と接地ライン（２）との間に設
りる。
この場合に、トランジスタＭ ４１ 、 Ｍ ７１をタ
イオード接続にしζも上述と同等の動作を行わせること
ができる。
イオード接続にしζも上述と同等の動作を行わせること
ができる。
そしてこの場合に、トランジスタＭ４１１ Ｍ７１のゲ
ートにクロック信号が印加されないので、これからのク
ロック信号の漏洩がなくなり、トランシスタＭｃ１．
Ｍｄｔを除くことかできる。
ートにクロック信号が印加されないので、これからのク
ロック信号の漏洩がなくなり、トランシスタＭｃ１．
Ｍｄｔを除くことかできる。
さらにＭＯＳ）ランジスタだげではブートストランプ用
の８量成分が足りない場合に、トランジスタのソースゲ
ート間にコンテンツを設けてもよい。なおその場合のコ
ンテンツは、第８図にボずようにＭＯＳトランジスタＭ
ＸＩ 、 Ｍｙｔ ・・・のゲートとソースドレイ
ンとの間の容ｐを用いてもよい。またこの場合のＭＯＳ
トランジスタＭｘｔ ＋Ｍｙ＋ ・・・はエンハンス
メント型でもディプレッション型でもよい。なお図は第
３図の回路に適用した場合を丞ずが、第６図、第７図の
回路であっても同様である。
の８量成分が足りない場合に、トランジスタのソースゲ
ート間にコンテンツを設けてもよい。なおその場合のコ
ンテンツは、第８図にボずようにＭＯＳトランジスタＭ
ＸＩ 、 Ｍｙｔ ・・・のゲートとソースドレイ
ンとの間の容ｐを用いてもよい。またこの場合のＭＯＳ
トランジスタＭｘｔ ＋Ｍｙ＋ ・・・はエンハンス
メント型でもディプレッション型でもよい。なお図は第
３図の回路に適用した場合を丞ずが、第６図、第７図の
回路であっても同様である。
発明の効果
本発明によれば、出力ラインの出力パルス以外の不要な
電位変動を除去することができた。
電位変動を除去することができた。
第１図は従来の回路の接続図、第２図はその説明のため
の波形図、第３図は本発明の一例の接続図、第４図、第
５図はその説明のための図、第６図〜第８図はそれぞれ
他の例の接続図である。 （１）は入力端子、（２）は接地ライン、（７Ｉｌ 、
（５１はり１１ツク端子、ＭはＭＯ３Ｉ−ランソスタ
ごある。 同 松隈秀盛 第８図
の波形図、第３図は本発明の一例の接続図、第４図、第
５図はその説明のための図、第６図〜第８図はそれぞれ
他の例の接続図である。 （１）は入力端子、（２）は接地ライン、（７Ｉｌ 、
（５１はり１１ツク端子、ＭはＭＯ３Ｉ−ランソスタ
ごある。 同 松隈秀盛 第８図
Claims (1)
- 入力信号がソースホロアに供給され、このソースホロア
のゲートソース間にブートストラップ用の容量成分が持
たせられ、上記ソースホロアからの信号が第１のトラン
スミッションゲートを通して次段に供給されると共に、
上記ソースホロアの出力端と接地との間に第２のトラン
スミッションケートが設けられ、上記ソースホロア及び
第１、第２のトランスミッションゲートからなる回路が
順次接続され、上記ソースホロア及び第１のトランスミ
ッションゲートが各段ごとに交互に異なる位相で駆動さ
れることにより、上記人力信号が各段ごとに順次伝送さ
れると共に、上記出力端が一耳立ち上がり、立ち下がっ
て以降に次段以降の出力に関連した信号で上記第２のト
ランスミッションゲートをオンさせることにより、上記
出力端の立ち下がったときのレベルを安定化するように
した信号伝送回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156317A JPS5945696A (ja) | 1982-09-08 | 1982-09-08 | 信号伝送回路 |
| CA000435542A CA1230651A (en) | 1982-09-08 | 1983-08-29 | Signal translating circuit |
| US06/528,465 US4538288A (en) | 1982-09-08 | 1983-09-01 | Shift register circuit with multiple, tapped outputs having pull-down transistors |
| GB08323730A GB2130036B (en) | 1982-09-08 | 1983-09-05 | Signal translating circuit |
| DE3332443A DE3332443C2 (de) | 1982-09-08 | 1983-09-08 | Signalumsetzschaltung |
| FR838314335A FR2532777B1 (fr) | 1982-09-08 | 1983-09-08 | Circuit de translation de signaux |
| NLAANVRAGE8303111,A NL190347C (nl) | 1982-09-08 | 1983-09-08 | Signaaltranslatieschakeling. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156317A JPS5945696A (ja) | 1982-09-08 | 1982-09-08 | 信号伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945696A true JPS5945696A (ja) | 1984-03-14 |
Family
ID=15625153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156317A Pending JPS5945696A (ja) | 1982-09-08 | 1982-09-08 | 信号伝送回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4538288A (ja) |
| JP (1) | JPS5945696A (ja) |
| CA (1) | CA1230651A (ja) |
| DE (1) | DE3332443C2 (ja) |
| FR (1) | FR2532777B1 (ja) |
| GB (1) | GB2130036B (ja) |
| NL (1) | NL190347C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651395A3 (en) * | 1993-10-28 | 1995-09-06 | Rca Thomson Licensing Corp | Shift register usable as a selected line scanner in a liquid crystal display device. |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922138A (en) * | 1987-05-25 | 1990-05-01 | Canon Kabushiki Kaisha | Scan circuit using a plural bootstrap effect for forming scan pulses |
| US4958085A (en) * | 1987-10-30 | 1990-09-18 | Canon Kabushiki Kaisha | Scanning circuit outputting scanning pulse signals of two or more phases |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
| DE69311930T2 (de) * | 1992-01-31 | 1997-11-20 | Canon Kk | Flüssigkristall-Lichtventil mit aktiver Matrix und Treiberschaltung |
| GB2343310A (en) * | 1998-10-27 | 2000-05-03 | Sharp Kk | Clock pulse generator for LCD |
| JP3866070B2 (ja) | 2000-10-20 | 2007-01-10 | 株式会社 日立ディスプレイズ | 表示装置 |
| US20030052848A1 (en) * | 2001-09-20 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd | Signal transmission circuit, solid-state imaging device, camera and liquid crystal display |
| TWI329855B (en) * | 2006-01-27 | 2010-09-01 | Au Optronics Corp | Dynamic shift register circuit |
| TWI337003B (en) * | 2007-04-16 | 2011-02-01 | Hannstar Display Corp | Shift register apparatus and shift register thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US91300A (en) * | 1869-06-15 | Frederic barn ett | ||
| JPS4968634A (ja) * | 1972-11-06 | 1974-07-03 | ||
| US3794856A (en) * | 1972-11-24 | 1974-02-26 | Gen Instrument Corp | Logical bootstrapping in shift registers |
| US3808458A (en) * | 1972-11-30 | 1974-04-30 | Gen Electric | Dynamic shift register |
| CH592331B5 (ja) * | 1974-05-29 | 1977-10-31 | Ebauches Sa | |
| DE2556828C3 (de) * | 1975-12-17 | 1979-12-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Dynamisches Schieberegister aus Isolierschicht-Feldeffekttransistoren |
| JPS54161288A (en) * | 1978-06-12 | 1979-12-20 | Hitachi Ltd | Semiconductor device |
| JPS5513566A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Mis field effect semiconductor circuit device |
| US4316106A (en) * | 1980-01-11 | 1982-02-16 | Mostek Corporation | Dynamic ratioless circuitry for random logic applications |
-
1982
- 1982-09-08 JP JP57156317A patent/JPS5945696A/ja active Pending
-
1983
- 1983-08-29 CA CA000435542A patent/CA1230651A/en not_active Expired
- 1983-09-01 US US06/528,465 patent/US4538288A/en not_active Expired - Fee Related
- 1983-09-05 GB GB08323730A patent/GB2130036B/en not_active Expired
- 1983-09-08 NL NLAANVRAGE8303111,A patent/NL190347C/xx not_active IP Right Cessation
- 1983-09-08 DE DE3332443A patent/DE3332443C2/de not_active Expired
- 1983-09-08 FR FR838314335A patent/FR2532777B1/fr not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651395A3 (en) * | 1993-10-28 | 1995-09-06 | Rca Thomson Licensing Corp | Shift register usable as a selected line scanner in a liquid crystal display device. |
| TR28054A (tr) * | 1993-10-28 | 1995-12-27 | Rca Thomson Licensing Corp | Bir sivi kristal gösterim birimi icin secme satir tarayicisi olarak kullanima yönelik kaydirma kayit birimi. |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3332443A1 (de) | 1984-03-29 |
| NL8303111A (nl) | 1984-04-02 |
| NL190347C (nl) | 1994-01-17 |
| US4538288A (en) | 1985-08-27 |
| DE3332443C2 (de) | 1985-09-19 |
| GB2130036B (en) | 1986-06-11 |
| FR2532777B1 (fr) | 1989-04-14 |
| GB2130036A (en) | 1984-05-23 |
| CA1230651A (en) | 1987-12-22 |
| FR2532777A1 (fr) | 1984-03-09 |
| GB8323730D0 (en) | 1983-10-05 |
| NL190347B (nl) | 1993-08-16 |
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