JPS58178561A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58178561A JPS58178561A JP57061214A JP6121482A JPS58178561A JP S58178561 A JPS58178561 A JP S58178561A JP 57061214 A JP57061214 A JP 57061214A JP 6121482 A JP6121482 A JP 6121482A JP S58178561 A JPS58178561 A JP S58178561A
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- JP
- Japan
- Prior art keywords
- channel
- implanted
- substrate
- drain
- amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰチャンネル形電界効果トランジスタ（以下、
ＰチャンネルＭＯ８）ランジスタ）を構成要素としても
、シリコン基板上に形成される半導体装置に於て、Ｐ
チャンネルＭＯＳトランジスタのシ習−トチャンネル化
を可能とする製造方法に関するものである０ ＭＯ８集積回路装置の微細化に伴い、トランジスタのチ
ャンネル長を短かくする必要性にせまられている。チャ
ンネル長を短かくするための１つの方策は、ゲート直下
の基板表面領域即ちチャンネル領域の不純物プロファイ
ルを最適化することである。Ｎチャンネルトランジスタ
では、例えばＩＢＭ Ｒｅ５ｅｒｃｈ ａｎｄ Ｄｅｖ
ｅｌｏｐｐｍｅｎｔ ｖｏｌ、１９゜Ｐｐ５３０〜５３
８（１９７５，看者Ｐ、Ｐ、Ｗａｎｇ ａｎｄ Ｏ，８
゜８ ｐｅｎｃｅ ｒ ） で報告されたように、ソ
ースドレインの拡散深さと同程度の深さに第一のボロン
をイオン注入し％表向よシ深い所でのパンチスルーを防
ぎ更にチャンネル表面に第二のボロンをイオン注入して
、閾値のコントロールとともにチャンネルａｔに近い所
でのパンチスルーを防止している０Ｎチャンネルに於て
このような構造が可能なのはボロンのイオン注入のプロ
ジエクテツドレングスが、今日量産に使用されているイ
オン注入機でｉ」能なエネルギーで十分深くイオン注入
することができるからである。しかしながらＰチャンネ
ルトランジスタの製造では、チャンネルストッパーを防
ぐためにイオン注入すべき砒素、燐はホロンに比ベグロ
ジェクテッドレングスが％しがなく、必要な深さまで、
イオン注入することができなく、Ｎチャンネルのような
２重イオン注入がｉｉ産土不可能でめった。
ＰチャンネルＭＯ８）ランジスタ）を構成要素としても
、シリコン基板上に形成される半導体装置に於て、Ｐ
チャンネルＭＯＳトランジスタのシ習−トチャンネル化
を可能とする製造方法に関するものである０ ＭＯ８集積回路装置の微細化に伴い、トランジスタのチ
ャンネル長を短かくする必要性にせまられている。チャ
ンネル長を短かくするための１つの方策は、ゲート直下
の基板表面領域即ちチャンネル領域の不純物プロファイ
ルを最適化することである。Ｎチャンネルトランジスタ
では、例えばＩＢＭ Ｒｅ５ｅｒｃｈ ａｎｄ Ｄｅｖ
ｅｌｏｐｐｍｅｎｔ ｖｏｌ、１９゜Ｐｐ５３０〜５３
８（１９７５，看者Ｐ、Ｐ、Ｗａｎｇ ａｎｄ Ｏ，８
゜８ ｐｅｎｃｅ ｒ ） で報告されたように、ソ
ースドレインの拡散深さと同程度の深さに第一のボロン
をイオン注入し％表向よシ深い所でのパンチスルーを防
ぎ更にチャンネル表面に第二のボロンをイオン注入して
、閾値のコントロールとともにチャンネルａｔに近い所
でのパンチスルーを防止している０Ｎチャンネルに於て
このような構造が可能なのはボロンのイオン注入のプロ
ジエクテツドレングスが、今日量産に使用されているイ
オン注入機でｉ」能なエネルギーで十分深くイオン注入
することができるからである。しかしながらＰチャンネ
ルトランジスタの製造では、チャンネルストッパーを防
ぐためにイオン注入すべき砒素、燐はホロンに比ベグロ
ジェクテッドレングスが％しがなく、必要な深さまで、
イオン注入することができなく、Ｎチャンネルのような
２重イオン注入がｉｉ産土不可能でめった。
本発明はＰチャンネルトランジスタに於いても、上に述
べたＮチャンネルトランジスタと同様な構造を形成し、
Ｐチャンネルトランジスタの７１−トチヤンネル化を可
能とする半導体装置の製造方法′ｆｒ：ａ！供するもの
である。
べたＮチャンネルトランジスタと同様な構造を形成し、
Ｐチャンネルトランジスタの７１−トチヤンネル化を可
能とする半導体装置の製造方法′ｆｒ：ａ！供するもの
である。
本発明の％黴は、シリコン基板表１ａＫＰチャンネルＭ
ＯＳトランジスタを形成するに際し、下記の工＠を有す
る半導体装置の製造方法にある。すなわち、 （１） 基板表面領域に、ソース、ドレインより深く
Ｎ型不純物ＮＩｔ−形成する工程と、 （２）基板表（３）のソース、ドレイン間のチャンネル
領域に於て、ソース、ドレインと一１程度の深さかそれ
よりやや浅い所に、濃度の最大値がくるように、Ｐ型不
純物をイオン注入する工程と、（８）上記チャンネル領
域に於て、基板とゲート絶縁膜の界面付近に濃度の厳大
がくるようにＮ型不純物をイオン注入する工程とを有す
る製造方法である。
ＯＳトランジスタを形成するに際し、下記の工＠を有す
る半導体装置の製造方法にある。すなわち、 （１） 基板表面領域に、ソース、ドレインより深く
Ｎ型不純物ＮＩｔ−形成する工程と、 （２）基板表（３）のソース、ドレイン間のチャンネル
領域に於て、ソース、ドレインと一１程度の深さかそれ
よりやや浅い所に、濃度の最大値がくるように、Ｐ型不
純物をイオン注入する工程と、（８）上記チャンネル領
域に於て、基板とゲート絶縁膜の界面付近に濃度の厳大
がくるようにＮ型不純物をイオン注入する工程とを有す
る製造方法である。
以下実施例をもって本発明を旺細に説明する。
第１図に示すようにＮ型ンリコン基板１の表面に選択酸
化法により、活性領域を除いて基板に埋設せるフィール
ド鹸化Ｍ２を形成した彼、活性順城にリンをエネルギー
１５０ＫｅＶ、ドーズｍ５ＸｌＯ”でイオン注入し、１
１００°ＣのＮ、中で２時間おしこみ約１．０μｍの深
さの拡散領域３ｔつくる０次に第２図に示すように、活
性領域表面にゲート酸化膜４′ｔ−熱酸化により約５０
０Ａ成長した彼、ボロンを１００ＫｃＶ、３Ｘ１０”ｃ
ｍ−”でイオン注入し、イオン注入層５を形成し、続い
て砒素を１００ＫｅＶ、 ５ Ｘ１０ ｃＩＩＬ でイ
オン注入し、イオン注入層６を形成する。この稜第３図
に示すように、通常のシリコンケートプロセスに基づき
、ゲートポリシリコン７をパターン形成し、次にボロン
を１００ＫｅＶ 。
化法により、活性領域を除いて基板に埋設せるフィール
ド鹸化Ｍ２を形成した彼、活性順城にリンをエネルギー
１５０ＫｅＶ、ドーズｍ５ＸｌＯ”でイオン注入し、１
１００°ＣのＮ、中で２時間おしこみ約１．０μｍの深
さの拡散領域３ｔつくる０次に第２図に示すように、活
性領域表面にゲート酸化膜４′ｔ−熱酸化により約５０
０Ａ成長した彼、ボロンを１００ＫｃＶ、３Ｘ１０”ｃ
ｍ−”でイオン注入し、イオン注入層５を形成し、続い
て砒素を１００ＫｅＶ、 ５ Ｘ１０ ｃＩＩＬ でイ
オン注入し、イオン注入層６を形成する。この稜第３図
に示すように、通常のシリコンケートプロセスに基づき
、ゲートポリシリコン７をパターン形成し、次にボロン
を１００ＫｅＶ 。
１ＸｌＯｃＩＩＬ でイオン注入し、ソース、ドレイン
８を形成する。（ソース、ドレインの拡散深さはｉＩ＃
終的に０．６μｍとなるようにする。）この後若干の高
温処理工程を経て、最終的には第４図に模式的に示し死
ような、チャンネル領域の不純物濃度プロファイルが得
られる。横軸は７リコン基板とゲート酸化膜界面から、
シリコン基板方向への深さを示し、縦軸は濃度を任意ス
ケールで示している。本図に於て、１はＮ型基板のリン
濃度を示し、３〜５は前出の、それぞれ対応する査号の
イオン注入層の不純物濃度を示し、ｌ（ｌ全体として有
効なＮ型不純物ａ度を示している。
８を形成する。（ソース、ドレインの拡散深さはｉＩ＃
終的に０．６μｍとなるようにする。）この後若干の高
温処理工程を経て、最終的には第４図に模式的に示し死
ような、チャンネル領域の不純物濃度プロファイルが得
られる。横軸は７リコン基板とゲート酸化膜界面から、
シリコン基板方向への深さを示し、縦軸は濃度を任意ス
ケールで示している。本図に於て、１はＮ型基板のリン
濃度を示し、３〜５は前出の、それぞれ対応する査号の
イオン注入層の不純物濃度を示し、ｌ（ｌ全体として有
効なＮ型不純物ａ度を示している。
このようにして、本発明は前出の文献に示され７’ｊＮ
チャンネルＭＯＳトランジスタと同様なチャンネル領域
の不純物プロファイルが、Ｐナヤンネルの場合も可能と
なｐ、基板内部の）くンチスルーを防ぐと同時に基板表
面のパンチスルーも防ぎ、Ｐチャンネルトランジスタの
ショートチャンネル化に有効な手段を提供するものであ
る。
チャンネルＭＯＳトランジスタと同様なチャンネル領域
の不純物プロファイルが、Ｐナヤンネルの場合も可能と
なｐ、基板内部の）くンチスルーを防ぐと同時に基板表
面のパンチスルーも防ぎ、Ｐチャンネルトランジスタの
ショートチャンネル化に有効な手段を提供するものであ
る。
第１図乃ＪＰ第３図は、本発明の実施例を示すプロセス
エａｔ−表わしている。第４図は上記実施例によって得
られるチャンネル領域に於ける最終の不純物プロファイ
ルを表わしている。
エａｔ−表わしている。第４図は上記実施例によって得
られるチャンネル領域に於ける最終の不純物プロファイ
ルを表わしている。
Claims (1)
- シリコン基板狭面にＰチャンネル形電界効果トランジス
タを形成する半導体装置の製造方法において、該シリコ
ン基板表面饋域にソース、ドレインより深くＮ型不純物
層を形成する工程と、該シリコン基板表面の該ソース、
ドレイン間のチャンネル領域に於て該ソース、ドレイン
と同程度の深さかそれよりやや浅い所に、磯凰の最大亀
がくるようにＰ型不純物をイオン注入するエセＬと、該
チャンネル領域に於て該シリコン基板とゲート杷轍膜と
の界面付近に＃度の最大がくるようにＮ型不糾′＠をイ
オン注入する工程とを宮むことを特許とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061214A JPS58178561A (ja) | 1982-04-13 | 1982-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061214A JPS58178561A (ja) | 1982-04-13 | 1982-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178561A true JPS58178561A (ja) | 1983-10-19 |
Family
ID=13164719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061214A Pending JPS58178561A (ja) | 1982-04-13 | 1982-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164313A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体装置の製造方法 |
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011390A (ja) * | 1973-05-30 | 1975-02-05 |
-
1982
- 1982-04-13 JP JP57061214A patent/JPS58178561A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011390A (ja) * | 1973-05-30 | 1975-02-05 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| JPS63164313A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体装置の製造方法 |
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