JPH0526343B2 - - Google Patents
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- Publication number
- JPH0526343B2 JPH0526343B2 JP58110519A JP11051983A JPH0526343B2 JP H0526343 B2 JPH0526343 B2 JP H0526343B2 JP 58110519 A JP58110519 A JP 58110519A JP 11051983 A JP11051983 A JP 11051983A JP H0526343 B2 JPH0526343 B2 JP H0526343B2
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- JP
- Japan
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- fet
- mos
- ion
- type
- ions
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- Expired - Lifetime
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/10—Internal combustion engine [ICE] based vehicles
- Y02T10/12—Improving ICE efficiencies
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、MOS型FETの製造方法に関する。
特に、相補型MOS・FETからなる高集積度LSI
に関するものであり、ソース及びドレイン領域と
なる不純物拡散層を低温短時間アニールにより素
子の高密度化に対応でき、更に結晶欠陥によるリ
ーク電流の少ない半導体装置を提供することを目
的とする。 従来、シリコン・ゲート相補型MOS・FETか
らなるLSI製造において、Ｐ型MOS・FETのソ
ース・ドレイン領域には、高濃度（1.0×1015cm-2
以上）11Bイオンが注入され、ｎ型MOS・FETの
ソース・ドレイン領域には高濃度（1.0×1015cm-2
以上）75Asイオンが注入され、該イオン注入層は
高温長時間（例えば100℃30分）熱処理アニール
される。しかしながら、11B及び75Asは、高温長
時間アニールで100％活性化するものの、11B注入
拡散層は、横及び深さ方向に拡がり接合深さは
0.5μｍ以上の大きさになりソース・ドレインのパ
ンチスルーを引きおこし、Ｐ型MOS・FETの微
細化を防げた。又、75Asイオン注入層は、注入イ
オンの質量がシリコン基板のSiに比べて大きく、
注入時にイオン衝突による結晶欠陥を引きおこ
し、ｎ型接合におけるリーク電流が大きく、欠陥
を回復しリーク電流を減らすためには、どうして
も高温アニールが必要である。従つて、従来の相
補型MOS・FET製造方法で、微細化が不可能で
しかも欠陥によるリーク電流の少ないLSIの製造
ができない。 本発明は、かかる従来の欠点を取り除き、欠陥
によるリーク電流が少なくかつ微細化が可能な相
補型MOS・FETの製造方法を与えることを目的
とする。 上記目的を達成するため、本発明では、Ｐ型
MOS・FETのソース・ドレイン領域には、BF2
イオンを１×1015cm-2以上注入し、ｎ型MOS・
FETのソース・ドレイン領域には31Pイオンを１
×1015cm-2以上注入し、イオン注入層のアニール
を900℃以下の低温で、１分以内の短時間熱処理
によつて行なうことを特長としている。 以下、実施例を用いて詳細に説明する。表２
は、従来の相補型MOS・FET製造のフロー・チ
ヤートである。ウエル・フイールド膜・ゲート
膜、及びPolysiゲート電極形成後、Ｐ型MOS・
FETのソース・ドレイン領域に11Bイオンを注入
し、Ｎ型MOS・FETのソース・ドレインに75As
イオンを注入後、拡散炉を用いた高温長時間熱処
理を行ないイオン注入層の結晶回復及び活性化を
行なつていた。従来の製造方法では第１図に示す
ごとく11Bイオンの活性化のためには900℃以上
の高温熱処理が必要であり、また75Asの質量数
が大きいためシリコン基板表面のダメージが大き
く、ダメージによる拡散接合のリーク電流低減の
ため高温長時間の熱処理アニールを必要とした。
しかるに従来の高温長時間熱処理（例えば1000℃
30分）では、ボロンの拡散長が大きくなり、拡散
接合深さ及び横拡がりが大きくなり、ソース・ド
レイン間のパンチスルーのためＰ型MOS・FET
の縮小化に制限を与えている。 表１は、本発明による相補型MOS・FET製造
のフロー・チヤートである。ウエル・フイールド
膜・ゲート膜、及びPolySiゲート電極形成後、
Ｐ型MOS・FETのソース・ドレイン領域にBF2
イオンを１×1015cm-2以上注入し、Ｎ型MOS・
FETのソース・ドレイン領域に31Pイオンを１×
1015注入後、ハロゲン・ランプ、グラフアイト・
ヒーターなどにより低温短時間熱処理を行ないイ
オン注入層の結晶回復及び活性化を行なう。本発
明において、BF2を１×1015cm-2以上注入するの
は、注入層がアモルフアス化するために必要だか
らである。また31Pを１×1015cm-2以上注入する
ことも同じ理由による。BF2または31Pによりア
モルフアス化されたイオン注入層の結晶回復は
700℃以上の熱処理で可能であり、第１図に示す
ようにBF2または31Pイオンの活性化は800℃以上
の熱処理で100％活性化する。第１図におけるア
ニール温度とシート抵抗の相関は、イオン注入量
が1.0×1015cm-2アニール時間が10秒の場合であ
る。従つて、BF2または31Pイオン注入によりア
モルフアス化されたイオン注入層は、900℃以下
の低温かつ１分以内の短時間熱処理でアニール可
能である。900℃以下の温度で１分以内で熱処理
はボロンの拡散再分布はない。しかも、ｎ型、Ｐ
型のイオンは質量数がSiと大きくちがわないた
め、低温短時間熱処理により拡散接合のリーク電
流は小さい。従つて、本願発明によれば、イオン
半径の小さいボロンの替わりに二弗化ボロンをイ
オン注入することにより、イオン注入層のシリコ
ン結晶構造が乱され、すなわちアモルフアス化さ
れることにより低温で短時間のアニールが可能と
なり、拡散層の拡散再分布を抑制できるのでＰ型
MOS・FETの縮小が可能になるという効果を有
する。更にBF2およびＰの質量数と基板材料のSi
の質量数とあまり差が無いので、イオン注入時の
イオンの衝突による結晶欠陥が少なくなるので
900℃以下の低温で短時間、例えば１分以下のア
ニールにおいても拡散接合のリーク電流を低く抑
えることができ、信頼性の高い半導体装置を提供
することが出来るという効果がある。
特に、相補型MOS・FETからなる高集積度LSI
に関するものであり、ソース及びドレイン領域と
なる不純物拡散層を低温短時間アニールにより素
子の高密度化に対応でき、更に結晶欠陥によるリ
ーク電流の少ない半導体装置を提供することを目
的とする。 従来、シリコン・ゲート相補型MOS・FETか
らなるLSI製造において、Ｐ型MOS・FETのソ
ース・ドレイン領域には、高濃度（1.0×1015cm-2
以上）11Bイオンが注入され、ｎ型MOS・FETの
ソース・ドレイン領域には高濃度（1.0×1015cm-2
以上）75Asイオンが注入され、該イオン注入層は
高温長時間（例えば100℃30分）熱処理アニール
される。しかしながら、11B及び75Asは、高温長
時間アニールで100％活性化するものの、11B注入
拡散層は、横及び深さ方向に拡がり接合深さは
0.5μｍ以上の大きさになりソース・ドレインのパ
ンチスルーを引きおこし、Ｐ型MOS・FETの微
細化を防げた。又、75Asイオン注入層は、注入イ
オンの質量がシリコン基板のSiに比べて大きく、
注入時にイオン衝突による結晶欠陥を引きおこ
し、ｎ型接合におけるリーク電流が大きく、欠陥
を回復しリーク電流を減らすためには、どうして
も高温アニールが必要である。従つて、従来の相
補型MOS・FET製造方法で、微細化が不可能で
しかも欠陥によるリーク電流の少ないLSIの製造
ができない。 本発明は、かかる従来の欠点を取り除き、欠陥
によるリーク電流が少なくかつ微細化が可能な相
補型MOS・FETの製造方法を与えることを目的
とする。 上記目的を達成するため、本発明では、Ｐ型
MOS・FETのソース・ドレイン領域には、BF2
イオンを１×1015cm-2以上注入し、ｎ型MOS・
FETのソース・ドレイン領域には31Pイオンを１
×1015cm-2以上注入し、イオン注入層のアニール
を900℃以下の低温で、１分以内の短時間熱処理
によつて行なうことを特長としている。 以下、実施例を用いて詳細に説明する。表２
は、従来の相補型MOS・FET製造のフロー・チ
ヤートである。ウエル・フイールド膜・ゲート
膜、及びPolysiゲート電極形成後、Ｐ型MOS・
FETのソース・ドレイン領域に11Bイオンを注入
し、Ｎ型MOS・FETのソース・ドレインに75As
イオンを注入後、拡散炉を用いた高温長時間熱処
理を行ないイオン注入層の結晶回復及び活性化を
行なつていた。従来の製造方法では第１図に示す
ごとく11Bイオンの活性化のためには900℃以上
の高温熱処理が必要であり、また75Asの質量数
が大きいためシリコン基板表面のダメージが大き
く、ダメージによる拡散接合のリーク電流低減の
ため高温長時間の熱処理アニールを必要とした。
しかるに従来の高温長時間熱処理（例えば1000℃
30分）では、ボロンの拡散長が大きくなり、拡散
接合深さ及び横拡がりが大きくなり、ソース・ド
レイン間のパンチスルーのためＰ型MOS・FET
の縮小化に制限を与えている。 表１は、本発明による相補型MOS・FET製造
のフロー・チヤートである。ウエル・フイールド
膜・ゲート膜、及びPolySiゲート電極形成後、
Ｐ型MOS・FETのソース・ドレイン領域にBF2
イオンを１×1015cm-2以上注入し、Ｎ型MOS・
FETのソース・ドレイン領域に31Pイオンを１×
1015注入後、ハロゲン・ランプ、グラフアイト・
ヒーターなどにより低温短時間熱処理を行ないイ
オン注入層の結晶回復及び活性化を行なう。本発
明において、BF2を１×1015cm-2以上注入するの
は、注入層がアモルフアス化するために必要だか
らである。また31Pを１×1015cm-2以上注入する
ことも同じ理由による。BF2または31Pによりア
モルフアス化されたイオン注入層の結晶回復は
700℃以上の熱処理で可能であり、第１図に示す
ようにBF2または31Pイオンの活性化は800℃以上
の熱処理で100％活性化する。第１図におけるア
ニール温度とシート抵抗の相関は、イオン注入量
が1.0×1015cm-2アニール時間が10秒の場合であ
る。従つて、BF2または31Pイオン注入によりア
モルフアス化されたイオン注入層は、900℃以下
の低温かつ１分以内の短時間熱処理でアニール可
能である。900℃以下の温度で１分以内で熱処理
はボロンの拡散再分布はない。しかも、ｎ型、Ｐ
型のイオンは質量数がSiと大きくちがわないた
め、低温短時間熱処理により拡散接合のリーク電
流は小さい。従つて、本願発明によれば、イオン
半径の小さいボロンの替わりに二弗化ボロンをイ
オン注入することにより、イオン注入層のシリコ
ン結晶構造が乱され、すなわちアモルフアス化さ
れることにより低温で短時間のアニールが可能と
なり、拡散層の拡散再分布を抑制できるのでＰ型
MOS・FETの縮小が可能になるという効果を有
する。更にBF2およびＰの質量数と基板材料のSi
の質量数とあまり差が無いので、イオン注入時の
イオンの衝突による結晶欠陥が少なくなるので
900℃以下の低温で短時間、例えば１分以下のア
ニールにおいても拡散接合のリーク電流を低く抑
えることができ、信頼性の高い半導体装置を提供
することが出来るという効果がある。
【表】
製造のフロー・チヤート
【表】
【表】
フロー・チヤート
第１図……ハロゲン・ランプ短時間アニールに
よる拡散層のシート抵抗とアニール温度の相関を
示す図。
よる拡散層のシート抵抗とアニール温度の相関を
示す図。
Claims (1)
- １ 相補型MOS・FETを有する半導体装置の製
造方法において、前記相補型MOS・FETの構成
要素であるＰ型MOS・FET形成領域の一部に
BF2イオンを１×1015cm-2以上注入して前記Ｐ型
MOS・FETのソース領域及びドレイン領域とな
るBF2イオン注入層を形成する工程、前記相補型
MOS・FETの構成要素であるＮ型MOS・FET
形成領域の一部に31Pイオンを１×1015cm-2以上
注入して前記Ｎ型MOS・FETのソース領域及び
ドレイン領域となるＰイオン注入層を形成する工
程、前記BF2イオン注入層及び前記Ｐイオン注入
層を900℃以下の温度で短時間の熱処理アニール
をおこなう工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110519A JPS601862A (ja) | 1983-06-20 | 1983-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110519A JPS601862A (ja) | 1983-06-20 | 1983-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601862A JPS601862A (ja) | 1985-01-08 |
| JPH0526343B2 true JPH0526343B2 (ja) | 1993-04-15 |
Family
ID=14537848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110519A Granted JPS601862A (ja) | 1983-06-20 | 1983-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601862A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831603B2 (ja) * | 1986-07-07 | 1996-03-27 | セイコー電子工業株式会社 | Ｐｍｉｓトランジスタ−の製造方法 |
| JPH0661738U (ja) * | 1993-02-03 | 1994-08-30 | 八千矛化学株式会社 | チューブ体の容器の口部 |
| JP3700177B2 (ja) | 1993-12-24 | 2005-09-28 | セイコーエプソン株式会社 | 大気圧プラズマ表面処理装置 |
| JPH08250488A (ja) * | 1995-01-13 | 1996-09-27 | Seiko Epson Corp | プラズマ処理装置及びその方法 |
| US6086710A (en) * | 1995-04-07 | 2000-07-11 | Seiko Epson Corporation | Surface treatment apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896763A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
-
1983
- 1983-06-20 JP JP58110519A patent/JPS601862A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601862A (ja) | 1985-01-08 |
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