JPS5817997B2 - メモリシステム - Google Patents
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- JPS5817997B2 JPS5817997B2 JP53036774A JP3677478A JPS5817997B2 JP S5817997 B2 JPS5817997 B2 JP S5817997B2 JP 53036774 A JP53036774 A JP 53036774A JP 3677478 A JP3677478 A JP 3677478A JP S5817997 B2 JPS5817997 B2 JP S5817997B2
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- Static Random-Access Memory (AREA)
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Description
【発明の詳細な説明】
（従来技術の問題点）
本発明は、安定な、高速、高感度のセンス回路を有する
メモリシステム、とくに電界効果型トランジスタ（以下
、ＦＥ’ｌ’と略す）により構成した半導体メモリシス
テムに関する。
メモリシステム、とくに電界効果型トランジスタ（以下
、ＦＥ’ｌ’と略す）により構成した半導体メモリシス
テムに関する。
最近の半導体メモリは、メモリセルを１個のＦＥＴと１
個のキャパシタンスで構成し、１対のデータ線に、多数
のメモリセルを接続し、この一対のデータ線の電圧を差
動増巾するフリップフロップからなる差動増巾器により
、高速、高感度にメモリセルの記憶信号を検出する。
個のキャパシタンスで構成し、１対のデータ線に、多数
のメモリセルを接続し、この一対のデータ線の電圧を差
動増巾するフリップフロップからなる差動増巾器により
、高速、高感度にメモリセルの記憶信号を検出する。
このようなフリップフロップは、ゲート、ドレインが交
さ結合されたふたつのＦＥＴから成り、ソースは共通に
接続されている。
さ結合されたふたつのＦＥＴから成り、ソースは共通に
接続されている。
以下このソース共通端をラッチノードと呼ぶ。
ラッチノードを、所定の電圧にプリチャージし、かつ、
データ線もほぼ同一の電圧にプリチャージされる。
データ線もほぼ同一の電圧にプリチャージされる。
従って、増巾開始前には、フリップフロップを構成する
ＦＥＴはオフ状態にある。
ＦＥＴはオフ状態にある。
その状態でメモリセルの記憶信号がよみ出され、一対の
データ線の一方の電位が、”記憶信号に従って変化する
。
データ線の一方の電位が、”記憶信号に従って変化する
。
この後、フリップフロップのラッチノードに接続された
ディスチャージ用の 。
ディスチャージ用の 。
ＦＥＴをオンとさせ、従って、ラッチノードの電位を急
速に０ボルトに低下させる。
速に０ボルトに低下させる。
この結果、フリップフロップが増巾を開始する。
このディスチャージ用ＦＥＴの開閉は、５メモリセルの
周辺に設けられたパルス回路により供給される電圧パル
スｊにより行われる。
周辺に設けられたパルス回路により供給される電圧パル
スｊにより行われる。
この電圧パルスが先のＦＥＴのしきい値ｖＴより犬とな
ると、ＦＥＴがオンとなる。
ると、ＦＥＴがオンとなる。
このＦＥＴがオンとなるタイミングは、メモリセルから
記憶信号がデータ線上によみ出された後でなければなら
ない。
記憶信号がデータ線上によみ出された後でなければなら
ない。
以上の従来技術によっても高速にメモリセルからの記憶
信号が検出可能であるが、この従来技術は、しきい値ｖ
Ｔが小さいＦＥＴを用いる場合には誤動作を起こす。
信号が検出可能であるが、この従来技術は、しきい値ｖ
Ｔが小さいＦＥＴを用いる場合には誤動作を起こす。
とくに、より高集積度のメモリの要求が増大するに伴な
い、より微小なＦＥＴ 。
い、より微小なＦＥＴ 。
を用いてメモリを構成する必要が生じている。
この微小化の結果、各ＦＥＴの絶縁破壊が問題となり、
この問題をさけるためには、電源電圧ＶＤＤそのものも
小さくすることが望ましい。
この問題をさけるためには、電源電圧ＶＤＤそのものも
小さくすることが望ましい。
例えば従来１２ボルト程度のＶＤＤ を、たとえば５ボ
ルト。
ルト。
程度にすることが望ましい。
このとき、それに伴ない、各ＦＥＴのしきい値ｖＴを、
従来のたとえば１ボルトからもつと小さく、例えば０．
５ボルトに下げることが望ましい。
従来のたとえば１ボルトからもつと小さく、例えば０．
５ボルトに下げることが望ましい。
これは一般にＦＥＴのスイッチ動作は（ゲート電圧ＶＧ
−ｖＴｌ ） ｎ （但。
−ｖＴｌ ） ｎ （但。
しｎ−１０〜２０）に比例して速くなるため、ＶＧ：ｌ
；ＶＤを考えると、ＶＤの低下に伴ない、ｖＴを下げる
ことが、高速スイッチ動作のために必要であるからであ
る。
；ＶＤを考えると、ＶＤの低下に伴ない、ｖＴを下げる
ことが、高速スイッチ動作のために必要であるからであ
る。
このように、小さいＶＴのＦＥＴをディスチャージ用の
Ｆ’ＥＴに用いた場合、このＦＥＴは、そのゲートに印
加される電圧ノくルスの電圧変動によって、本来、オフ
となるべき時刻において、オンとなり、このため、デー
タ線、ラッチノードの放電が不必要な時刻に行なわれる
ことがある。
Ｆ’ＥＴに用いた場合、このＦＥＴは、そのゲートに印
加される電圧ノくルスの電圧変動によって、本来、オフ
となるべき時刻において、オンとなり、このため、デー
タ線、ラッチノードの放電が不必要な時刻に行なわれる
ことがある。
このような事態が生じると、本来行うべき時刻において
は、フリップフロップの増巾作用は、正常時よりも弱め
られ、正常な信号を出力しない。
は、フリップフロップの増巾作用は、正常時よりも弱め
られ、正常な信号を出力しない。
とくに、上述の電圧パルスの発生は、メモリセルのアレ
ーの周辺部に設けられているノくルス回路により行われ
る。
ーの周辺部に設けられているノくルス回路により行われ
る。
このパルス回路は、その他の種々の周辺回路とともに、
共通に設けられた接地線に接続されてお、す、この接続
点の電圧は、他の周辺回路が動作しているかいないかに
より異なる電圧となる。
共通に設けられた接地線に接続されてお、す、この接続
点の電圧は、他の周辺回路が動作しているかいないかに
より異なる電圧となる。
これは、この接地線の抵抗値が０でな（、有限であり、
かつ、周辺回路の動作時に、この接地線に電流が流れ、
これにより電圧変動が生じるためである。
かつ、周辺回路の動作時に、この接地線に電流が流れ、
これにより電圧変動が生じるためである。
このような接地線への接続点の電位変動は上記したラッ
チノードのディスチャージ用のＦＥＴのゲートの電位変
動の原因となり、これにより上記した読出しの障害が発
生することが多い。
チノードのディスチャージ用のＦＥＴのゲートの電位変
動の原因となり、これにより上記した読出しの障害が発
生することが多い。
（発明の目的）
本発明の目的は、ディスチャージ手段を介して、ラッチ
ノードを放電することにより信号検出を開始する信号検
出手段を、安定に動作させることのできるメモリシステ
ムを提供することにある。
ノードを放電することにより信号検出を開始する信号検
出手段を、安定に動作させることのできるメモリシステ
ムを提供することにある。
本発明の他の目的は当該ディスチャージ手段をしきい値
の小さいスイッチ手段で構成し、かつ、安定に、信号検
出手段を動作させることの出来るメモリシステムを提供
することにある。
の小さいスイッチ手段で構成し、かつ、安定に、信号検
出手段を動作させることの出来るメモリシステムを提供
することにある。
本発明の他の目的は、当該ディスチャージ手段のオン・
オフを制御するための信号を発生するパルス回路の出力
パルス信号の電圧が変動しても、当該ディスチャージ手
段を安定に、動作させることのできるメモリシステムを
提供することにある。
オフを制御するための信号を発生するパルス回路の出力
パルス信号の電圧が変動しても、当該ディスチャージ手
段を安定に、動作させることのできるメモリシステムを
提供することにある。
（発明の要約）
本発明によるメモリシステムは、ラッチノードの放電を
行なうディスチャージ手段の制御電極へ；の信号入力線
にラッチ回路を接続したものである。
行なうディスチャージ手段の制御電極へ；の信号入力線
にラッチ回路を接続したものである。
すなわち、このラッチ回路は、入力線上の信号が、上記
ディスチャージ手段のしきい値より大きい第２のレベル
にあるときには上記ディスチャージ手段に並列に上記入
力線に、小なる第１の抵抗１を接続し、これにより、上
記ディスチャージ手段の制御電極に印加される信号を、
第１のしきい値より小となるようにする。
ディスチャージ手段のしきい値より大きい第２のレベル
にあるときには上記ディスチャージ手段に並列に上記入
力線に、小なる第１の抵抗１を接続し、これにより、上
記ディスチャージ手段の制御電極に印加される信号を、
第１のしきい値より小となるようにする。
さらに、上記入力線上の信号が上記第２のレベルより低
い第１のレベルにあるときには、ラッチ回路は、第１の
抵抗よりフ太なる第２の抵抗を上記ディスチャージ手段
に並列となるごとく、入力線に接続する。
い第１のレベルにあるときには、ラッチ回路は、第１の
抵抗よりフ太なる第２の抵抗を上記ディスチャージ手段
に並列となるごとく、入力線に接続する。
従って、第２のレベルのパルス信号の振巾はほとんど減
少スることなく、ディスチャージ手段の制御電極に印加
される。
少スることなく、ディスチャージ手段の制御電極に印加
される。
従ってディスチャージ手段はデイスチャージを開始する
。
。
実施例
第１図にＮチャンネルＦＥＴを用いたメモリシステムを
示す。
示す。
ここで、複数のデータ線ＤＬ。ＤＬと複数のワード線Ｗ
との交点にはメモリセルＭＣが配列されている。
との交点にはメモリセルＭＣが配列されている。
またダミーワード線ＤＷと、データ線との交点にはダミ
ーセルＤＣが接続されている。
ーセルＤＣが接続されている。
メモリセルＭＣは、第２図に示すごとくデータ線ＤＬと
電圧ＶＤＤ（５ボルト）間に直列に接続されたＦＥＴＱ
ｌとキャパシタンスＣ８゜からなる。
電圧ＶＤＤ（５ボルト）間に直列に接続されたＦＥＴＱ
ｌとキャパシタンスＣ８゜からなる。
Ｆ Ｅ Ｔ Ｑ、のゲートはワード線に接続されている
。
。
ダミーセルＤＣは第３図に示すごとく、データ線ＤＬと
電圧ＶＤＤ間に直列に接続されたキャパシターＣＤＤと
ＦＥＴＱ２、およびこのキャパシターＣＤＤに並列に接
続されたＦＥＴＱ３からなる。
電圧ＶＤＤ間に直列に接続されたキャパシターＣＤＤと
ＦＥＴＱ２、およびこのキャパシターＣＤＤに並列に接
続されたＦＥＴＱ３からなる。
ＦＥＴＱ２のゲートはダミーワード線ＤＷに、ＦＥＴＱ
３のゲートはプリチャージ線ＰＯＬに、ＦＥＴＱ３のソ
ースは接地電位に、それぞれ接続されている。
３のゲートはプリチャージ線ＰＯＬに、ＦＥＴＱ３のソ
ースは接地電位に、それぞれ接続されている。
各データ線にはプリチャージ用のＦ Ｅ Ｔ ＱＰＯの
ソースが接続されている。
ソースが接続されている。
シ各ＦＥＴのドレインには電圧ＶＤＤが線ＳＬを介して
共通に印加されている。
共通に印加されている。
各ＦＥＴＱＰｏのゲートにプリチャージ信号σ１闇が線
ＰＯＬを介して共通に印加されると、各ＦＥＴＱｐｏ
はデータ線をプリチャージする。
ＰＯＬを介して共通に印加されると、各ＦＥＴＱｐｏ
はデータ線をプリチャージする。
信号ＣＥＯＯ高レベルのシミ圧がＶＤＤ＋ＶＴ （ＶＴ
は本メモリシステムで用いられるＦＥＴのしきい値）よ
り大きい値例えば■ＤＤ＋２ｖＴ１具体的にはｖＤＤ＝
５ボルト、ＶＴ−０，５ボルトとして、６ボルトになる
と、データ線ＤＬ、ＤＬは５ボルトにプリチャージされ
る。
は本メモリシステムで用いられるＦＥＴのしきい値）よ
り大きい値例えば■ＤＤ＋２ｖＴ１具体的にはｖＤＤ＝
５ボルト、ＶＴ−０，５ボルトとして、６ボルトになる
と、データ線ＤＬ、ＤＬは５ボルトにプリチャージされ
る。
。メモリセルＭＣはデータ線の電圧をこのプリチャージ
電圧５ボルトから、その記憶信号に応じた２つの異なっ
た値に低下せしめる。
電圧５ボルトから、その記憶信号に応じた２つの異なっ
た値に低下せしめる。
ダミーセルＤＣは、この２つの異なった値の中間に位置
する値にデータ線の電位を変化せしめる。
する値にデータ線の電位を変化せしめる。
データ線ＤＬ又は 。ＤＬに接続されたメモリセルＭＣ
をよむときには、それぞれデータ線ＤＬ又はＤＬに接続
されたダミーセルがよみ出される。
をよむときには、それぞれデータ線ＤＬ又はＤＬに接続
されたダミーセルがよみ出される。
各対のデータ線ＤＬ。ＤＬは、フリップフロップＰＡか
らなる信号検出手段により、差動増巾される。
らなる信号検出手段により、差動増巾される。
フリップフロップ・ＰＡは、１対の、交叉接続したＦ
Ｅ Ｔ Ｑｌ、Ｑｔからなり、Ｆ Ｅ Ｔ Ｑ １．Ｑ
１のドレインはそれぞれデータ線ＤＬ、ＤＬと、Ｆ
Ｅ Ｔ Ｑｌ、ＱｌのゲートはそれぞれＦＥＴＱｌ、Ｑ
ｌのドレインと、ＦＥＴＱｌ。
Ｅ Ｔ Ｑｌ、Ｑｔからなり、Ｆ Ｅ Ｔ Ｑ １．Ｑ
１のドレインはそれぞれデータ線ＤＬ、ＤＬと、Ｆ
Ｅ Ｔ Ｑｌ、ＱｌのゲートはそれぞれＦＥＴＱｌ、Ｑ
ｌのドレインと、ＦＥＴＱｌ。
Ｑｌ のソースは互いに共通に、それぞれ接続されてい
る。
る。
各Ｆ Ｅ Ｔ Ｑｌ、（ｈの出力電極の接続点７０はラ
ッチノードとよばれ、線ＰＡＬにより、共通に接続され
ている。
ッチノードとよばれ、線ＰＡＬにより、共通に接続され
ている。
線ＰＡＬにはＦＥＴＱｐ。のソースが接続されている。
ＦＥＴＱＰ、 のドレインには、ＶＤＤが印加されて
いる。
いる。
ＦＥＴＱＰｌのゲートに線Ｐ１Ｌを介してプリチャージ
信号ＣＥ、が印加されると線ＰＡＬはプリチャージされ
る。
信号ＣＥ、が印加されると線ＰＡＬはプリチャージされ
る。
このプリチャージ電圧とデータ線ＤＬ。■のプリチャー
ジ電圧ＶＤＤ との差はＦＥＴＱ、。
ジ電圧ＶＤＤ との差はＦＥＴＱ、。
ｑのしきい値ＶＴより小さく選ぶ。
具体的には、信号司の高レベルを、ＣＥ、と同様にＶＤ
Ｄ＋２ＶＴとし、線ＰＡＬをＶＤＤにプリチャージする
。
Ｄ＋２ＶＴとし、線ＰＡＬをＶＤＤにプリチャージする
。
このような電圧に線ＰＡＬがプリチャージされると、Ｆ
ＥＴＱｌ、Ｑｔはオフであり、従って、フリップフロッ
プＰＡは増巾動作しない。
ＥＴＱｌ、Ｑｔはオフであり、従って、フリップフロッ
プＰＡは増巾動作しない。
このフリップフロップＰＡを増巾動作させるためには、
この線ＰＡＬの電圧と、データ線ＤＬ、ＤＬの電圧との
差をＦＥＴＱｌ、ＱｌのＶＴより犬にならし１める必要
がある。
この線ＰＡＬの電圧と、データ線ＤＬ、ＤＬの電圧との
差をＦＥＴＱｌ、ＱｌのＶＴより犬にならし１める必要
がある。
このために、線ＰＡＬに接続されたＦＥＴＱＤＩが、線
ＰＡＬを放電させる。
ＰＡＬを放電させる。
ＦＥＴＱＤＩのドレインは線ＰＡＬに接続され、ソース
はグランド線ＧＬ（０ボルト）に点４０で接続されてい
る。
はグランド線ＧＬ（０ボルト）に点４０で接続されてい
る。
ＦＥＴＱＤＩのゲートには、電圧パルスＶＰが線ＤＣＬ
を介して印加される。
を介して印加される。
この電圧パルスが十分高レベル（ＶＤＤ） になると
線ＰＡＬは急速に０ボルトに放電する。
線ＰＡＬは急速に０ボルトに放電する。
プリチャージ信号ＣＥｏ、ＣＥ１、電圧パルスｖＰはそ
れぞれパルス回路ＰＣＩ、ＰＣ２，ＰＣ３により出力さ
□れる。
れぞれパルス回路ＰＣＩ、ＰＣ２，ＰＣ３により出力さ
□れる。
これらのパルス回路ＰＣＩ、ＰＣ２゜ＰＣ３は、メモリ
セルのアレーの周辺に設けられており一端を接地電位に
保持した共通のグランド線ＧＬに、それぞれ点１０，２
０，３０において接続されている。
セルのアレーの周辺に設けられており一端を接地電位に
保持した共通のグランド線ＧＬに、それぞれ点１０，２
０，３０において接続されている。
線ＧＬに挿入された抵抗Ｒ１゜Ｒ２，Ｒ３，Ｒ４，Ｒ５
はこの線ＧＬの持っている分布抵抗を等価的に、集中抵
抗で表わしたものである。
はこの線ＧＬの持っている分布抵抗を等価的に、集中抵
抗で表わしたものである。
同様に抵抗Ｒ４は線ＤＣＬの分布抵抗を等価的に集中抵
抗で表示したものである。
抗で表示したものである。
各パルス回路は後述する所定のタイミングにて、それぞ
れ所定の電圧パルスを出力する。
れ所定の電圧パルスを出力する。
さらに、線ＧＬ上には、メモリセルからの信号のよみ出
し、メモリセルへの信号の書込みのための、パルス回路
、デコーダ等が接続されているが、これらの回路も簡単
化のために図示されていない。
し、メモリセルへの信号の書込みのための、パルス回路
、デコーダ等が接続されているが、これらの回路も簡単
化のために図示されていない。
本発明は、線ＤＣＬに、ＦＥＴＱＤ、の近傍にて、ラッ
チ回路ＬＣＨおよびこれを起動するためのパルス回路Ｐ
Ｃ４を接続した所に特徴がある。
チ回路ＬＣＨおよびこれを起動するためのパルス回路Ｐ
Ｃ４を接続した所に特徴がある。
第１図において、ラッチ回路ＬＣＨおよびパルス回路Ｐ
Ｃ４を除いた部分はすべて公知である。
Ｃ４を除いた部分はすべて公知である。
パルス回路ＰＣＩ、ＰＣ２，ＰＣＢの具体的構成例も次
の如き文献に記載されている。
の如き文献に記載されている。
（１） ＩＥＥＥＪ、ｏｆ ＳＳＣＶｏｌＳＣ−８、
盃５、ｐｐ２９．２〜３３１．１９７３年１０月。
盃５、ｐｐ２９．２〜３３１．１９７３年１０月。
（２） ＭＯ８／ＬＳＩ Ｄｅｓｉｇｎ ＆ Ａ
ｐｐｌｉｃａｔｉｏｎ、ｒＷｉｌｌｉａｍ Ｎ、Ｃａｒ
ｒ ｅｔ ａｌ 、 ＭｃＧｒａｗ Ｈｉｌｌ 。
ｐｐｌｉｃａｔｉｏｎ、ｒＷｉｌｌｉａｍ Ｎ、Ｃａｒ
ｒ ｅｔ ａｌ 、 ＭｃＧｒａｗ Ｈｉｌｌ 。
（３） ＭＯ５−ＦＥＴ ｉｎ Ｃ１ｒｃｕｉｔ Ｄ
ｅｓｉｇｎ、Ｒｏｂｅｒｔ Ｈ，Ｃｒａｗｆｏｒｄ 、
ＭｃＧｒａｗ Ｈｉ １１ 。
ｅｓｉｇｎ、Ｒｏｂｅｒｔ Ｈ，Ｃｒａｗｆｏｒｄ 、
ＭｃＧｒａｗ Ｈｉ １１ 。
とくニ、パルス回路ＰＣ２は、第１の低レベル（ＶＬボ
ルト）から第２の高レベル（ｖＨ）に変。
ルト）から第２の高レベル（ｖＨ）に変。
化する電圧パルスｖＰを発生する回路である。
ラッチ回路ＬＣＨは、この電圧パルスｖＰに応答し、こ
の電圧パルスｖＰが第１の低レベルにＶＬあるときには
、比較的小さな第１の抵抗値（ＲＬ）を、実効的にＦＥ
ＴＱＤｌに並列に接続し、これにより、ゴＦＥＴＱＤ１
のゲートに印加される電圧を、さぎの第１の低レベル、
ｖＬより更に小さくし、従って、ＦＥＴＱＤＩをオフに
保持する。
の電圧パルスｖＰが第１の低レベルにＶＬあるときには
、比較的小さな第１の抵抗値（ＲＬ）を、実効的にＦＥ
ＴＱＤｌに並列に接続し、これにより、ゴＦＥＴＱＤ１
のゲートに印加される電圧を、さぎの第１の低レベル、
ｖＬより更に小さくし、従って、ＦＥＴＱＤＩをオフに
保持する。
もし電圧パルスｖＰが高レベルｖＨにあるときには、第
１の抵抗値より大きな第２の抵抗値（ＲＨ）を実効的に
、３ＦＥＴＱＤＩに並列に接続し、これにより、ＦＥＴ
ＱＤＩのゲートに印加される電圧をさぎの第２の高レベ
ルｖＨの電圧にほとんど等しくし、従って、ＦＥＴＱＤ
ｌをオンに保持する。
１の抵抗値より大きな第２の抵抗値（ＲＨ）を実効的に
、３ＦＥＴＱＤＩに並列に接続し、これにより、ＦＥＴ
ＱＤＩのゲートに印加される電圧をさぎの第２の高レベ
ルｖＨの電圧にほとんど等しくし、従って、ＦＥＴＱＤ
ｌをオンに保持する。
以上の動作をするためには、電圧パルスｖＰの；第１、
第２のレベルの電圧ｖＬ、ｖＨは、ＶＴより太きいしき
い値ＶＴ′に対して、 ｖＬ＜ｖＴ′〈ｖＨ ここで近似的にはＶＴ′−（ニー）ｖ ′ｈ＋Ｒ，
Ｔに選 ＲＬ ばれる。
第２のレベルの電圧ｖＬ、ｖＨは、ＶＴより太きいしき
い値ＶＴ′に対して、 ｖＬ＜ｖＴ′〈ｖＨ ここで近似的にはＶＴ′−（ニー）ｖ ′ｈ＋Ｒ，
Ｔに選 ＲＬ ばれる。
具体的にはＶＨはＶＤＤに選ばれる。ＶＬは、後述のご
と′、■ボルト以下に選ばれる。
と′、■ボルト以下に選ばれる。
ここでｖＴ′は、電圧パルスがｖＬからｖＨへと変化べ
する途中の値であって、そのときのＦ Ｅ Ｔ ＱＤ、
のゲートにかかる電圧がｖＴに等しくなる値であり、か
つ、電圧パルスがｖＬからこのｖＴ′になるまでは、ラ
ンチ回路ＬＣＨは第１の抵抗ＲＬを有している。
する途中の値であって、そのときのＦ Ｅ Ｔ ＱＤ、
のゲートにかかる電圧がｖＴに等しくなる値であり、か
つ、電圧パルスがｖＬからこのｖＴ′になるまでは、ラ
ンチ回路ＬＣＨは第１の抵抗ＲＬを有している。
具体的には、ランチ回路ＬＣＨは、ＦＥＴＱＤ。
のゲート電極近傍の点６０にて、入力線ＤＣＬにドレイ
ンが接続されたＦＥＴＱ８のオン、オフにより第１、第
２の抵抗を入力線ＤＣＬに接続する。
ンが接続されたＦＥＴＱ８のオン、オフにより第１、第
２の抵抗を入力線ＤＣＬに接続する。
ＦＥＴＱｓのソースは、ＦＥＴＱＤＩのソースの近傍の
点５０にて線ＧＬに接続されている。
点５０にて線ＧＬに接続されている。
このＦＥＴＱＳのしきい値もｖＴに等しい。
ＦＥＴＱＤ ２のゲートは、ＦＥＴＱｓのドレインに接
続されており、そのソースは点５０において、線ＧＬに
接続されている。
続されており、そのソースは点５０において、線ＧＬに
接続されている。
Ｆ Ｅ Ｔ ＱＳのゲートおよびＦＥＴＱＤ２のドレイ
ンは、ともに、点６１においてＦ Ｅ Ｔ Ｑ Ｐ ２
のソースに接続されている。
ンは、ともに、点６１においてＦ Ｅ Ｔ Ｑ Ｐ ２
のソースに接続されている。
ＦＥＴＱＰ２のドレインには電圧ＶＤＤ が印加されて
おり、ゲートにプリチャージ信号ＣＦ２（ＶＤＤ）が印
加される。
おり、ゲートにプリチャージ信号ＣＦ２（ＶＤＤ）が印
加される。
このプリチャージ信号ＣＥ２はパルス回路ＰＣ４により
供給される。
供給される。
このパルス回路は先にあげた文献に記載されている。
点６１は、電圧ｖＤＤ−ｖＴにプリチャージされる。
従って、プリチャージが行われた時点では、ＦＥＴＱｓ
のゲート電圧は高レベルにある。
のゲート電圧は高レベルにある。
従って、ＦＥＴＱｓはオン状態にあり、線ＤＣＬと線Ｑ
Ｌは、そのＦＥＴの低いオン抵抗（例えばＩＫΩ）にて
ショートされる。
Ｌは、そのＦＥＴの低いオン抵抗（例えばＩＫΩ）にて
ショートされる。
従って、このときパルス回路Ｐ Ｃ２により低レベルの
電圧（ＶＬ）が印加されているとＦＥＴＱＩ）、のゲー
トには抵抗Ｒ４をＩＫΩとすると約−＋Ｖｔ、の電圧が
印加される。
電圧（ＶＬ）が印加されているとＦＥＴＱＩ）、のゲー
トには抵抗Ｒ４をＩＫΩとすると約−＋Ｖｔ、の電圧が
印加される。
従って、ｖＬが１ボルト以下であるかぎり、ＦＥＴＱＤ
、はオンとならない。
、はオンとならない。
電圧パルスｖＰがこの低レベルｖＬから高レベルＶＤＤ
に増大すると線ＤＣＬの点６０の電圧も、比例して増
大し、途中電圧パルス■Ｐが１ボルトにあると、点６０
の電位はＶＴに等しくなり、従って、ＦＥＴＱＤｌがオ
ンとなるとともに、ＦＥＴＱＤ２もオンとなる。
に増大すると線ＤＣＬの点６０の電圧も、比例して増
大し、途中電圧パルス■Ｐが１ボルトにあると、点６０
の電位はＶＴに等しくなり、従って、ＦＥＴＱＤｌがオ
ンとなるとともに、ＦＥＴＱＤ２もオンとなる。
従って点６１の電圧も急速にＦＥＴＱＤ２を介して放電
され、その結果ＦＥＴＱ８のゲート電圧は急速に低レベ
ル（Ｏボルト）になる。
され、その結果ＦＥＴＱ８のゲート電圧は急速に低レベ
ル（Ｏボルト）になる。
その結果、ＦＥＴＱｓはオフとなり、その抵抗はきわめ
て大きな値となり、事実上、ラッチ回路ＬＣＨは線ＤＣ
Ｌより分離される。
て大きな値となり、事実上、ラッチ回路ＬＣＨは線ＤＣ
Ｌより分離される。
従って、点６０の電圧は急激に電圧ＶＰに等しくなるよ
うに増大し、その後、ｖＰが急速に増大すると、点６０
の電圧もそれについて急速に増大する。
うに増大し、その後、ｖＰが急速に増大すると、点６０
の電圧もそれについて急速に増大する。
なお、以上の動作において用いられる制御信号のタイム
チャートは第４図のとおりである。
チャートは第４図のとおりである。
以上かられかるように、線ＤＣＬに供給される電圧が１
ボルトになるまではＦＥＴＱＤｌは事実上オフの状態に
ある。
ボルトになるまではＦＥＴＱＤｌは事実上オフの状態に
ある。
従って、ＦＥＴＱＤＩのｖＴ以上にＶＰが増大しても、
ラッチ回路ＬＣＨの作用によりＦＥＴＱＤ、には、ＶＴ
以下の電圧しか人力されない。
ラッチ回路ＬＣＨの作用によりＦＥＴＱＤ、には、ＶＴ
以下の電圧しか人力されない。
そして、ｖＰが十分高レベルになると、ＦＥＴＱＤｌは
オンとなる。
オンとなる。
従って、ラッチ回路ＬＣＨは、結果として、ＦＥＴＱＤ
Ｉのしきい値を増大する作用を有する。
Ｉのしきい値を増大する作用を有する。
以上のとと＜ Ｆ Ｅ ＴＱ Ｄ １のしきい値ｖＴ以
上になってもＦＥＴＱＤ、がオンとならないことは、と
くに、ＦＥＴＱＤｌのＶＴが小さいときに有効である。
上になってもＦＥＴＱＤ、がオンとならないことは、と
くに、ＦＥＴＱＤｌのＶＴが小さいときに有効である。
一般に、パルス化回路ＰＣ２は、線ＧＬとの接続点２０
の電位を基準として、第１、第２のレベルの電圧を有す
る電圧パルスを出力する。
の電位を基準として、第１、第２のレベルの電圧を有す
る電圧パルスを出力する。
この線ＧＬの電位は他のパルス回路の動作、不動作によ
って局部的に変化する。
って局部的に変化する。
従って、その第１のレベルＶＬは必ずしもＯボルトとは
ならない。
ならない。
さらに、パルス回路ＰＣ２は、通常点２０の電圧に何ら
かの上昇分（一般にオンレベル）を加えた電圧を出力す
る。
かの上昇分（一般にオンレベル）を加えた電圧を出力す
る。
従って、ｖＬはＯボルトにはならない。
本発明による本実施例では、たとえ、ｖＬが０．５（ボ
ルト）をこえても１（ボルト）以下ならば、ｖＬの影響
をうけない。
ルト）をこえても１（ボルト）以下ならば、ｖＬの影響
をうけない。
従ってｖＴの低いＦＥＴを用いても、ＦＥＴＱＤｌによ
る放電の制御は、安定して行うことができる。
る放電の制御は、安定して行うことができる。
なお、本実施例では、ＦＥＴＱｓのゲート電圧を制御す
るＦ Ｅ Ｔ ＱＤ ２ 、Ｑｐ ２を設けたが、これ
らは、省略しうる。
るＦ Ｅ Ｔ ＱＤ ２ 、Ｑｐ ２を設けたが、これ
らは、省略しうる。
第５図は、そのようなラッチ・回路およびそれと接続さ
れる回路部分のみ示す。
れる回路部分のみ示す。
この実施例では、ラッチ回路ＬＣＨ’はＦＥＴＱＳ’の
みからなる。
みからなる。
このＦＥＴのゲートは線ＰＡＬに線２００を介して接続
されており、従って、線ＰＡＬがＶＤＤ にプリチャー
ジされる時に、ｖＤＤにプリチャージされる。
されており、従って、線ＰＡＬがＶＤＤ にプリチャー
ジされる時に、ｖＤＤにプリチャージされる。
従って、この状態では、線ＤＣＬの点６０と、線ＧＬＯ
点５００間に低抵抗（ＩＫΩ）を接続することになる。
点５００間に低抵抗（ＩＫΩ）を接続することになる。
その後電圧パルスｖＰが増大し、点６０の電位がＶＴを
こえると、ＦＥＴＱＤ、はオンとなり、線ＰＡＬの電圧
］は放電され低下する。
こえると、ＦＥＴＱＤ、はオンとなり、線ＰＡＬの電圧
］は放電され低下する。
それに伴ない、ＦＥＴＱｓ’のゲート電圧にも、線２０
０を介して低電圧が入力され、ＦＥＴＱｓ’はオフとな
る。
０を介して低電圧が入力され、ＦＥＴＱｓ’はオフとな
る。
従って、ＦＥＴＱＳ’は線ＤＣＬから電気的に分離され
る。
る。
なお、本発明は以上の実施例に限定されるのでなく、特
許請求の範囲内で当業者がなしうる種々の変形を含むも
のである。
許請求の範囲内で当業者がなしうる種々の変形を含むも
のである。
なお、ｐチャンネルＦＥＴを用いた場合でも信号レベル
の高低は、スイッチ素子のしきい直をこえ、スイッチを
オンとする極性を基準として、ス□イッチをよりオン状
態にするレベルを高レベルとする。
の高低は、スイッチ素子のしきい直をこえ、スイッチを
オンとする極性を基準として、ス□イッチをよりオン状
態にするレベルを高レベルとする。
第１図は本発明によるメモリシステムの回路概略図、第
２図は本発明によるメモリシステムに用いるメモリセル
の構成を示す図、第３図は本発明によるメモリシステム
に用いるダミーセルの構成を示す図、第４図は本発明に
よるメモリシステムに用いる制御信号を示すタイムチャ
ート、第５図は本発明による他のメモリシステムに用い
るラッチ回路を示す図。 ＬＣＨ，ＬＣＨ’・・・・・ラッチ回路。
２図は本発明によるメモリシステムに用いるメモリセル
の構成を示す図、第３図は本発明によるメモリシステム
に用いるダミーセルの構成を示す図、第４図は本発明に
よるメモリシステムに用いる制御信号を示すタイムチャ
ート、第５図は本発明による他のメモリシステムに用い
るラッチ回路を示す図。 ＬＣＨ，ＬＣＨ’・・・・・ラッチ回路。
Claims (1)
- 【特許請求の範囲】 １（ａ）複数のメモリセルが接続された複数のデータ線
と、 （ｂ） ゲート、ドレインが交さ結合されたふたつの
電界効果トランジスタのソースをソース共通端に接続し
てなり、前記複数のデータ線に差動的に接続された信号
検出手段と、 （ｃ） 前記ソース共通端を予め第１の電圧にプリチ
ャージするプリチャージ手段と、 （ｄ） 前記ソース共通端と第２の電圧の電源配線の
間に接続され、制御電極に印加される信号が所定のしき
い値を越えたとき両者を結合するディスチャージ手段と
、 （ｅ） 前記制御電極に制御信号を印加するパルス信
号発生手段とを有し、前記制御信号により前記ソース共
通端を前記電源配線に結合せしめてその電圧を前記第１
の電圧から前記第２の電圧に放電せしめることにより前
記複数のデータ線の信号を差動的に検出するようになし
たメモリシステムにおいて、前記制御電極と所定の低電
位電源配線との間に接続され、前記制御信号が前記制御
電極に印加されるまでの間は低抵抗でこの間を結合し、
前記制御信号が印加されて高抵抗となるラッチ手段を設
けたことを特徴とするメモリシステム。 ２ 前記ラッチ手段は前記制御電極と前記第２の電圧の
電源配線の間に接続されたことを特徴とする特許請求の
範囲第１項に記載のメモリシステム。 ３ 前記ラッチ手段はゲート・ドレインが交さ結合され
た第３、第４の電界効果トランジスタのソースを前記低
電位電源配線に接続してなり、一方のドレイン、ゲート
端が前記制御型端に、他方のドレイン、ゲート端が所定
電位にプリチャージされるノードに接続されたものであ
ること特徴とする特許請求の範囲第１項に記載のメモリ
システム。 ４ 前記ラッチ手段はゲートが前記ソース共通端と接続
された第５の電界効果トランジスタからなることを特徴
とする特許請求の範囲第１項に記載のメモリシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53036774A JPS5817997B2 (ja) | 1978-03-31 | 1978-03-31 | メモリシステム |
| DE2912328A DE2912328C3 (de) | 1978-03-31 | 1979-03-28 | Speichersystem mit stabil arbeitender Signalabtastschaltung |
| US06/026,188 US4242739A (en) | 1978-03-31 | 1979-04-02 | Memory system with a stabilized sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53036774A JPS5817997B2 (ja) | 1978-03-31 | 1978-03-31 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54129839A JPS54129839A (en) | 1979-10-08 |
| JPS5817997B2 true JPS5817997B2 (ja) | 1983-04-11 |
Family
ID=12479108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53036774A Expired JPS5817997B2 (ja) | 1978-03-31 | 1978-03-31 | メモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4242739A (ja) |
| JP (1) | JPS5817997B2 (ja) |
| DE (1) | DE2912328C3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221297A (ja) * | 1984-04-17 | 1985-11-05 | 株式会社 榎村鉄工所 | 食品類切削機のベルト清掃装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523925B2 (ja) * | 1990-03-29 | 1996-08-14 | 株式会社東芝 | 半導体記憶装置 |
| US7038960B2 (en) * | 2002-09-10 | 2006-05-02 | Silicon Storage Technology, Inc. | High speed and high precision sensing for digital multilevel non-volatile memory system |
| US6885600B2 (en) * | 2002-09-10 | 2005-04-26 | Silicon Storage Technology, Inc. | Differential sense amplifier for multilevel non-volatile memory |
| US7158431B2 (en) | 2005-03-28 | 2007-01-02 | Silicon Storage Technology, Inc. | Single transistor sensing and double transistor sensing for flash memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3949381A (en) * | 1974-07-23 | 1976-04-06 | International Business Machines Corporation | Differential charge transfer sense amplifier |
| JPS51139220A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Sense amplifier |
| US3993917A (en) * | 1975-05-29 | 1976-11-23 | International Business Machines Corporation | Parameter independent FET sense amplifier |
| DE2634089C3 (de) * | 1975-08-11 | 1988-09-08 | Nippon Telegraph And Telephone Corp., Tokio/Tokyo | Schaltungsanordnung zum Erfassen schwacher Signale |
| US4010453A (en) * | 1975-12-03 | 1977-03-01 | International Business Machines Corporation | Stored charge differential sense amplifier |
| US4061999A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Dynamic random access memory system |
| US4044341A (en) * | 1976-03-22 | 1977-08-23 | Rca Corporation | Memory array |
| JPS53134337A (en) * | 1977-03-25 | 1978-11-22 | Hitachi Ltd | Sense circuit |
-
1978
- 1978-03-31 JP JP53036774A patent/JPS5817997B2/ja not_active Expired
-
1979
- 1979-03-28 DE DE2912328A patent/DE2912328C3/de not_active Expired
- 1979-04-02 US US06/026,188 patent/US4242739A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221297A (ja) * | 1984-04-17 | 1985-11-05 | 株式会社 榎村鉄工所 | 食品類切削機のベルト清掃装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2912328A1 (de) | 1979-10-04 |
| US4242739A (en) | 1980-12-30 |
| JPS54129839A (en) | 1979-10-08 |
| DE2912328B2 (de) | 1980-10-30 |
| DE2912328C3 (de) | 1981-09-03 |
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