JPS6324428A - キヤツシユメモリ - Google Patents

キヤツシユメモリ

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JPS6324428A
JPS6324428A JP61168420A JP16842086A JPS6324428A JP S6324428 A JPS6324428 A JP S6324428A JP 61168420 A JP61168420 A JP 61168420A JP 16842086 A JP16842086 A JP 16842086A JP S6324428 A JPS6324428 A JP S6324428A
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JP
Japan
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data
register
array
memory
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JP61168420A
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Takashi Kodama
児玉　隆
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • General Physics & Mathematics (AREA)
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  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主記憶装置のアクセス時間を短縮するため
に設けられる小容量高速のメモリであるキャッシュメモ
リに関する。
〔従来の技術〕
一般にキャッシュメモリはＣＰＵ　（プロセッサ）と主
記憶装置の間に介在し、主記憶装置のアクセス時間を短
縮するために設けられるものである。
ＣＰＵはキャッシュメモリを高速にアクセスでき、アク
セスしたい情報がキャッシュメモリ内に存在する場合を
キャツシュヒツト、存在せずアクセスできない場合をキ
ャンシュノットヒツトという。
キャッシュメモリ内に格納されていてもＣＰＵがら最近
アクセス（参照）されなかった情報は、新たに必要とな
った情報のために追い出され、主記憶装置から新たな情
報がキャッシュメモリ内に書き替えられる。
このとき、キャッシュメモリと主記憶装置から情報を読
出したり、書き込んだりする処理を先回り制御により行
ない、複数の命令を並行して同時に行なうパイプライン
制御によりＣＰＵによる情報処理をより高速化している
。
第７，８図に従来のキャッシュメモリの構成を示す。第
７図はｃｐｕと主記憶装置１２との間で用いられる高速
バッファメモリであるキャッシュメモリ２，２ａ、４，
４ａのブロック図であり、第８図は第７図のシステムコ
ントローラ２１の詳細ブロック図である。このような構
成のキャッシュメモリにおける動作は、第５図に示すよ
うに命令ＲＥＱＩ、ＲＥＱ２．ＲＥＱ３に夫々対応する
例えば、アドレス指定命令のＡＡサイクル即ち、ＡＡＩ
、ＡＡ２．ＡＡ３と、データ指定命令のＤＡサイクル即
ちＤＡｌ、ＤＡ２．ＤＡ３という２種類のサイクルに大
きく分類される。
ここでＡＡサイクルには、ＣＰＵからこのキャッシュメ
モリのパスライン２５ｂにリクエスト信号のＲＥＱが、
又パスライン（Ａ−ＢＵＳＳ）２２にはアドレスデータ
（論理アドレス）が入力される。このアドレスデータは
例えば、仮想アドレス空間の仮想アドレスのため主記憶
装置の実アドレスに変換しなければならない。そしてＭ
ＡＰ回路１で第６図に示すように論理（仮想）アドレス
が物理（実）アドレスにマフピング変換され、ＭＡＲ回
路１からの出力とアドレスアレイ２又は２ａからの出力
とが物理アドレス同志一致しているかどうかコンパレー
タ３又は３ａで検知される。
また、ＤＡプサイルには、前記ＡＡサイクル修了後に得
られる物理アドレス−数情報により、対象となるデータ
アレイ４又は４ａを検知し、それらに対して読み出し、
或いは書き込みを完了させるまでの動作が行なわれる。
而して、第５図に示すＲＥＱ　１−ＡＡ　１−ＤＡｌの
命令と、時系列的に後の処理であるＲＥＱ２−ＡＡ２−
ＤＡ２の命令を同時に並行して先回り制御するのがキャ
ッシュメモリのパイプライン制御となる。
第９図のタイミングチャートに従って従来のキャッシュ
メモリの処理動作を説明する。まず、Ｃ１ｏｃｋ−はキ
ャッシュメモリ内の基準クロック信号であり、デコーダ
１０１に与えられる。今図示外のＣＰＵからシステムコ
ントローラ２１のパスライン２５ｂにリクエスト信号Ｒ
ＥＱＩが与えられると、システムコントローラ２１は、
パスライン２５ｃを介してＣＰＵに対して応答する。即
ちアクタ・７ジ信号ＡＣＫ　１を出力し、前記ＡＡＩサ
イクルに入る。このときパスライン２２を介してＭＡＰ
回路１には論理アドレスが入力される。
又、リクエスト信号のＲＥＱＩはアドレスアレイ２，２
ａに入力され、そこに格納された物理アドレスを出力し
、これとＭＡＲ回路１がらの変換物理アドレスとがコン
パレータ３又は３ａで比較される。ここでアドレスアレ
イ２．２ａ、コンパレータ３，３ａ及びデータアレイ４
．４ａを複数設けたのはキャッシュメモリの容量を増す
ためである。
さて、コンパレータ３又は３ａから一致のキャツシュヒ
ツト信号がデコーダ８に入力されると、データアレイア
ドレスレジスタ９にデコーダされたアドレスに該当する
対象データアレイ４又は４ａのアドレスがセットされる
。
このキャツシュヒツト信号は決定回路６に入力され、ア
ドレスアレイ２，２ａからの物理アドレスと対照され指
定データとなってリプレースアレイ５に格納される。こ
の指定データは後述するキャッシュノットヒツト信号が
コンパレータ３又は３ａから出力された場合は、どのデ
ータアレイ４又は４ａの内容（情報）を主記憶装置１２
の内容におき換えるか決定するものである。
データアレイアドレスレジスタ９によってアクセスされ
たデータアレイ４，４ａの内容はバリティチェッカ２０
に入り、パリティをチェックされると同時にセレクタ１
６により選択されてデータレジスタ１８に与えられ、後
にデータバス２３上にセットされる。
前記リクエスト信号ＲＥＱＩによるアドレスがデータア
レイアドレスレジスタ９にセットされた時点から、次の
リクエスト信号ＲＥＱ２がアドレスアレイ２，２ａに、
又論理アドレス信号がＭＡＰ回路１に夫々入力される。
前述同様に比較され、今度はコンパレータ３．３ａから
キャッシュノットヒツト信号が出力され、この信号がリ
プレース回路５の出力と合わせて決定回路６に入り、主
記憶装置１２の内容と入れ換えられるデータアレイ４又
は４ａが決定されアドレスレジスタ９に対象アドレスが
セントされる。
今コンパレータ３，３ａからシステムコントローラ２１
のデコーダ１０１にキャツシュヒツト信号が与えられて
いる間は、パスライン２５ａに与えられるクロック信号
で、デコーダ１０１の端子３２には“ハイ”を出力して
フリップフロップ１０３をセットし、データアレイ４，
４ａ読み出し指示実行信号ＤＡＦを出力させる。この命
令ＤＡＦがデータアレイ４，４ａに与えられ、読出し内
容が前述したようにデータバス２３上にセットされる。
同様に、リクエスト信号ＲＥＱ２が入力されると、まず
システムコントローラ２１からアクルッジ信号ＡＣＫ２
を出力する。今度は、デコーダ１０１にキャッシュノッ
トヒツト信号が与えられており、クロック信号でデコー
ダ１０１の端子３３に“ハイ”を出力し、フリップフロ
ップ１０４をセットし主記憶装置読み出し指示実行信号
ＭＭＦを出力させる。
ＯＲ回路１０９を通ったこのＭＭＦ信号はフリップフロ
ップ１０８から信号ＢＲＱを、フリップフロップ１０７
から負論理信号ＭＥＭＦを夫々出力する。この信号ＢＲ
Ｑはメモリバスコントローラ１１に対しメモリリクエス
トを出してメモリバス２４の使用権を得るとともに、主
記憶装置１２にデータ読み出しのためアクセス要求を出
す信号である。又、信号ＭＥＭＦは主記憶装置１２にア
クセス中であることを示すと同時に、ゲート１１０を制
御して次の信号ＲＥＱを受は付けないようフリップフロ
ップ１０２が信号ＡＣＫを■ 応答信号ＢＡＣＫがフリップフロップ１０８に返された
時点でＢＲＱはリセットされる。又、メモリバスコント
ローラー１から信号５ＹＮＣが返された時点でフリップ
フロップ１０７のＭＥＭＦはリセットされる。この信号
５ＹＮＣは、主記憶装置１２からメモリバス２４上にデ
ータが出力されていること、又はメモリバス２４から逆
に主記憶装置１２にデータが格納されたことを示す同期
信号である。この間、すなわちＢＲＱリセット５ＹＮＣ
セットされている間、ＡＮＤゲート１１４はアドレスア
レイ２．２ａ及びデータアレイ４，４ａの内容を更新す
る信号ＢＫＷＲを出力する（ノットヒットのため更新必
要）。このようにして、メモリバス２４上にある主記憶
装置１２からのアドレスがアドレスアレイ２，２ａに、
又データがデータアレイ４．４８に夫々更新格納される
。
次にＭＥＭＦがリセットされて、デコーダ１０１にクロ
ックが入力されると、システムコントローラ２１は次の
ＲＥＱ３を受は付け、ＣＰＵにＡＣＫ３を出力し、ＡＡ
３．ＤＡ３各サイすルＡＡＩ、ＤＡｌ、ＡＡ２．ＤＡ２
等のサイクル順番を現わす。今、ＲＥＱＩ→ＡＡＩ→Ｄ
ＡＩのＤＡＩサイクル中にデータパリティエラーがパリ
ティチェフカ２０で検出されると、１ラップ発生回路２
６から信号ＴＲＡＰが出力されメモリバスコントローラ
１１に与えられる。これによりメモリバスコントローラ
ー１はメモリバス２４の使用を禁止し主記憶装置１２と
のデータの転送は不可となり、ＣＰＵは異常処理、マシ
ンチェック処理へと進む。
第１０図のフローで整理すると、ステップＰ１でＲＥＱ
があれば、ステップＰ２でアドレスアレイにヒントした
かどうか調べる。ヒツトしなければステップＰ３に進み
、データアレイ書き換えのため主記憶装置からブロック
単位のデータを取り出し、古いデータを追い出し、この
データをロードする。ヒツトしたらステップＰ４に進み
、データアレイを読み出し、ステップＰ５でパリティエ
ラーチェックを行なう。ここでエラーがあれば、ステッ
プＰ６でトラップ信号を発生させ、ステップＰ７でトラ
ップ処理を行ない、ステップＰ８でマシンチェック処理
を行なう。
〔発明が解決しようとする問題点〕
従来のキャッシュメモリでは、データアレイ内にパリテ
ィエラーが発生した場合には、マシンチェック処理が優
先され、パイプライン制御の次のサイクル動作が中断さ
れ、せっかくの高速処理用キャッシュメモリが能力を発
揮できないという欠点があった。
この発明は上記問題点を解消するためになされたもので
、データアレイ内でパリティエラー又はＥＣＣ（誤り訂
正符号）方式の２ビツトエラーが発生しても、主記憶装
置から内容を取り出し、システムとしての高速動作を継
続させられるキャッシュメモリを提供することを目的と
している。
〔問題点を解決するための手段〕
この発明は、パイプライン制御されるキャッシュメモリ
において、アドレスレジスタ１０と並列に設けられエラ
ーが発生したデータの物理アドレスを退避させるアドレ
スバンクアップレジスタ１０ａと、データアレイアドレ
スレジスタ９と並列に設けられエラーが発生したデータ
のデータアドレスが退避されるデータアレイアドレスバ
ックアンプレジスタ９ａと、システムコントローラ３４
に設けられたバックアップレジスタ１２３及びエラーが
検出された場合でも主記憶装置１２にアクセスを続行さ
せるレジスタ群１２１，１２２とを備えたものである。
〔作用〕
この発明においては、エラーが発生した場合でも先行す
る　リクエストコードをバックアップレジスタ１２３に
、物理アドレスをアドレスバンクアップレジスタ１０ａ
に、又データアドレスをデータアレイアドレスバックア
ップレジスタ９ａに一時格納し、システムコントローラ
３４により主記憶装置１２からデータをアクセスし、エ
ラーにより中断した先行するリクエストの実行処理を可
能とする。
〔実施例〕
以下、この発明の一実施例を図面に基づいて説明する。
第１図は図示外のＣＰＵに接続される主記憶装置１２及
びキャッシュメモリ２，２ａ、４，４ａのブロック図、
第２図は第１図のシステムコントローラ３４の詳細ブロ
ック図である。
第１図において、■は論理アドレスを物理アドレスに変
換するＭＡＰ回路であり、２，２ａはアドレスアレイで
あり、物理アドレスが格納されている。３，３ａはコン
パレータであり、アドレスアレイ２，２ａの出力とＭＡ
Ｐ回路１からの出力（物理アドレス同志）とを比較して
一致しているかどうか検知する。４，４ａはデータアレ
イであり、アドレスアレイ２，２ａのアドレスと対応し
たデータが格納されており、アドレスアレイ２゜２ａと
データアレイ４．４３とで狭義のキャッシュメモリを構
成している。
８はコンパレータ３，３ａの出力により、データアレイ
４，４ａのどちら側かを決定するアドレスを作り出すデ
コーダである。６はコンパレータ３．３ａの出力及びリ
プレースアレイ５の出力内容とから、データアレイ４，
４ａのどちら側に主記憶装置１２からの内容を格納する
かを（データの書換指定）決定する決定回路である。７
はリプレースアレイ５のアドレスレジスタである。
９はデコーダ８から出力されたアドレスを記憶するアド
レスレジスタであり、このアドレスはデータアレイ４．
４ａ内のデータに対応する。又９ａはデータアレイレジ
スタ９の内容をハ゛フクアップするデータアレイアドレ
スバンクアンプレジスタである。１０はＭＡＰ回路１の
出力である物理アドレスを格納するアドレスレジスタで
あり、又１０ａはアドレスレジスタ１０の内容をバ・ツ
クアップするアドレスバックアップレジスタである。
２７．２８，２９．３０は３−ステートバッファであり
、３−ステートバッファ２７．２８はＣＰＵの指令に゛
よりアドレスレジスタ１０とアドレスバックアンプレジ
スタ１０ａの出力のいずれかを択一的にメモリアドレス
レジスタ１３にセットする。又、同様に３−ステートバ
ッファ２９゜３０はデータアレイアドレスレジスタ９と
データアレイアドレスバックアップレジスタ９ａの出力
データのいずれかを択一的にアドレスアレイ２゜２ａに
書き込むようにするものである。
主記憶装置１２のデータの一部がブロックロードされて
データアレイ４，４ａに記憶され、これらデータに対応
する実アドレス（物理アドレス）がアドレスアレイ２，
２ａに記憶されている。
ＣＰＵからの読み出しは仮想（論理）アドレスで行なわ
れるが、変換された物理アドレスがアドレスアレイ２．
２ａ内の物理アドレスとヒツトしなければ、呼出率の高
いデータとそのアドレスが主記憶装置１２から引き出さ
れ、データアレイ４゜４ａ、及びアドレスアレイ２，２
ａ内の不必要な内容と交換される。メモリアドレスレジ
スタ１３の物理アドレスによりメモリバス２４を介して
主記憶装置１２をアクセスし、主記憶装置１２から読み
出されたデータはデータレジスタ１４に一時格納される
。又、主記憶装置１２に書き込まれるデータはメモリバ
ス２４に出力する前にデータレジスタ１５に一時格納さ
れる。１６は主記憶装置１２からのデータとデータアレ
イ４，４ａからのデータのうち一方を出力するセレクタ
であり、１７はセレクタ１６からの出力データと書き込
み用データレジスタ１９からのデータのうち一方をデー
タアレイ４．４ａに入力するセレクタである。
１８はセレクタ１６の出力データを一時格納するデータ
レジスタであり、１９は書き込みデータを格納するデー
タレジスタである。２０はエラー検出器としてのパリテ
ィチェッカであり、データアレイ４，４ａから出力され
るデータのパリティエラーを検知する。３４はリクエス
トコードＲＥＱ等をもとに、キャッシュメモリ全体の動
作を制御するシステムコントローラであり、２３はＣＰ
Ｕ等に接続されるデータバスである。
第２図はシステムコントローラ３４の詳細ブロック図で
あり、コンパレータ３，３ａからのキャッシュ（ノット
）ヒツト信号はデコーダ１０１に入力される。１０３，
１０４，１０５，１０６はフリップフロップからなり、
デコーダ１０１により択一的に駆動される。レジスタ１
０３はデータアレイ４，４ａ読み出し実行指示信号ＤＡ
Ｆを出力し、レジスタ１０４は主記憶装置１２データ読
み出し実行指示信号ＭＭＦを出力し、レジスタ１０５は
データアレイ４，４ａ書き込み実行指示する。１０９ａ
は４人力ＯＲ回路であり、レジスタ１０３の出力がアン
ドゲート１２０を介して、又、レジスタ１０４〜１０６
の前記出力が与えられ、その出力は主記憶装置１２に対
する読み出し及び書き込みの実行を指示する信号のもと
になる。
フリップフロップからなるレジスタ１０７とバスリクエ
ストレジスタ１０８はＯＲ回路１０９ａの出力でセット
され、バスリクエストレジスタ１０８はメモリバスコン
トローラ１１に対してバスリクエスト信号ＢＲＱを出力
する。このＢＲＱはデータバス２４の使用権を得ると同
時に主記憶袋Ｎ１２にアクセス要求を出すものである。
このバスリクエストレジスタ１０８はメモリバスコント
ローラ１１からの応答信号ＢＡＣＫによりリセットされ
る。レジスタ１０７の負論理出力はＯＲゲート１１５と
ＡＮＤゲート１１６に与えられ、レジスタ１０７はメモ
リバスコントローラ１１から出力される信号５ＹＮＣに
よりリセットされる。
この５ＹＮＣは主記憶装置１２からメモリバス２４上に
データの読み出し完了、及びメモリバス２４からデータ
の書き込み完了を示す同期信号であり、通常は信号ＢＡ
ＣＫの後に出力される。
パリティチェッカ２０の出力はシステムコントローラ３
４のアンドゲート１１９，１２０及びインバータ３５に
与えられ、レジスタ１２１はアンドゲート１２０の出力
でセットされエラーサイクル信号ＥＲＣＹを出力する。
ＥＲＣＹはパリティエラーが発生し、エラー回復処理実
施中を示すものであり、ｃｐｕへ送られる。
レジスタ１２２はアンドゲート１１９により負論理でセ
ットされ、信号ＡＫＦＣ；を出力し、ＡＫＦＧは後述す
るＡＡサイクルは完了したがＤＡサイクルが未実行であ
ることを示し、ＡＮＤゲート１１１と１１７に与えられ
ている。ＡＮＤゲート１１１は５ＹＮＣとＡＫＦＧの入
力により“ハイ”を出力しレジスタ１２１をリセットす
る。
アンドゲート１１４は５ＹＮＣの入力とＯＲゲート１１
５の出力により信号ＢＫＷＲをアドレスアレイ２，２ａ
、データアレイ４．４ａに出力し、ＢＫＷＲはこれらの
内容を更新するデータを書き込むタイミングである。
アンドゲート１１７はＥＲＣＹとＡＫＦＧの入力により
疑似ＡＣＫを出力する。この疑似ＡＣＫはパリティエラ
ー発生により中断したＤＡサイクルを継続させるための
信号である。
レジスタ１２１の負論理出力はＯＲゲート１１５とＡＮ
Ｄゲート１１６に与えられる。ここでレジスタ１０７の
負論理出力はＭＥＭＦであり、このＭＥＭＦは主記憶装
置１２にアクセス中であることを示すと同時に、ＲＥＱ
信号を受は付けないようにＡＣＫ信号を出さないように
する信号である。レジスタ１２１の負論理出力によりＡ
ＮＤゲート１１６を通過したＭＥＭＦとインバータ３５
で反転されたエラー信号とは３人力Ａ　Ｎ　Ｄゲ）１１
０ａに与えられる。
ＡＮＤゲート１１０ａには又ｃｐｕから信号ＲＥＱが与
えられるが、ＲＥＱはＣＰＵからキャッシュメモリに対
するメモリアクセス要求信号である。ＡＮＤゲート１１
０ａの論理積出力はレジスタ１０２をセットし、信号Ａ
ＣＫを出力させる。
このＡＣＫは所定条件でＲＥＱに対応して出力され、Ａ
ＮＤゲート１１９のゲート制御信号として、又ＮＯＲゲ
ート１１８に与えられる。
ＮＯＲゲート１１８はＡＣＫと疑似ＡＣＫとから負論理
和Ｐを出力し、出力Ｐはデコーダ１０１をイネーブルに
してキャッシュメモリにＤＡサイクルを実行させる信号
である。
１２３はパスライン２５ａに与えられるクロック信号を
バックアップするバックアップレジスタであり、１２４
はセレクタであり、その出力はデコーダ１０１に与えら
れる。
次に上記実施例の動作を第３図のタイミングチャートを
参照して説明する。
まず、ＣＰＵからＲＥＱＩがキャッシュメモリ。
システムコントローラ３４に入力されると、キャッシュ
メモリはＡＡＩサイクルに入る。パスライン２２　　（
Ａ−Ｂｕｓ）にＣＰＵから論理アドレスが与えられ、こ
の論理アドレスはＭＡＰ回路１に人力され、前記ＲＥＱ
Ｉはアドレスアレイ２゜２ａに入力される。
ＭＡＰ回路１で変換出力された物理アドレスと、アドレ
スアレイ２，２ａから読み出された物理アドレスとがコ
ンパレータ３，３ａで比較される。
コンパレータ３．３ａから今キャツシュヒツト信号が出
力され、又ＭＡＰ回路１からの物理アドレスはアドレス
レジスタ１０に格納される。
次に、キャッシュメモリは第３図に示すように、ＲＥＱ
ＩのＡＡＩサイクルはＤＡＩサイクルに入り、これと同
時にＣＰＵは次のＲＥＱ２と、論理アドレスを与えるた
めＲＥＱ２のＡＡ２サイクル開始する。又決定回路６か
ら出力されたデータアドレスはデータアドレスレジスタ
９に格納される。
ＤＡＩサイクルではデータアドレスレジスタ９の出力ア
ドレスによりデータアレイ４，４ａがアクセスされ、そ
こから取り出されたデータはパリティチェッカ２０及び
セレクタ１６を介してデータレジスタ１８に与えられる
。ここでＤＡＩサイクルのパリティチェッカ２０でパリ
ティエラーが発生した場合は、次のＲＥＱ２のＡＡ２サ
イクルは次０ＤＡ２サイクル（データアレイ４，４ａの
アクセス）に移行することができない。しかしながら、
ここでＲＥＱｌはエラー発生ということでＤＡＩサイク
ルを終了するが、その時点でＲＥＱｌのＡＡ！サイクル
の物理アドレスはアドレスレジスタ１０からアドレスバ
ックアップレジスタ１０ａに移して格納される。同時に
データアドレスはデータアレイアドレスレジスタ９から
データアレイアドレスバックアップレジスタ９ａに移し
て格納される。すると、ＲＥＱ２のＡＡ２サイクルの物
理アドレスは、空きになったアドレスレジスタ１０に格
納され、ＲＥＱ２の物理アドレス比較がコンパレータ３
，３ａにより行なわれ、アドレスアレイ２，２ａからの
データアドレスは空きになったデータアレイアドレスレ
ジスタ９に格納される。又パスライン２５に与えられる
クロックはバックアップレジスタ１２３に格納される。
ここでシステムコントローラ３４において、ＲＥＩのパ
リティエラー発生ということと、キャツシュヒツトとい
う条件（パリティエラーＡＤＡＦ）で、ＡＮＤゲート１
２０によりレジスタ１２１がセットされＥＲＣＹが出力
され、ＣＰＵはエラー回復サイクルに入る。エラー回復
サイクルとは、ＲＥＱＩのＤＡＩサイクルでパリティエ
ラーを発生したアドレスアレイ２，２ａの内容（アドレ
スデータ）及び対応するデータアレイのデータを主記憶
装置１２から取り出しブロックロードして書き換えるこ
とである（縮退）。
ＲＥＱ２のＤＡ２サイクルが未実行であることを示すた
め、パリティエラー発生ということとＡＣＫ条件でＡＮ
Ｄゲート１１９によりレジスタ１２２がセットされＡＦ
ＫＧが出力される。又、レジスタ１０８がセットされＢ
ＲＱが出力されると、メモリバスコントローラ１１から
ＢＡＣＫが返答としてシステムコントローラ３４に返さ
れてく　る。
次にシステムコントローラ１１からＳ　Ｙ　Ｎ　Ｃ７！
ｌ＜レジスタ１０８．１２２及びＡＮＤゲート１１１に
与えられ、ＲＥＱＩのＤＡＩサイクルに対応するデータ
が主記憶装置１２からメモリバス２４上に読み出される
。
エラー回復サイクルで今後以下のものが実行される。即
ちまず、ＲＥＱｌのＤＡＩサイクルのエラーのあったデ
ータをメモリバス２４からデータレジスタ１４．１８を
介してＤ−ＢＵＳ　２３に出力させる。
次にＲＥＱＩのＡＡＩサイクルでキャツシュヒツトした
アドレスアレイ２，２ａを縮退する。これは、データア
レイアドレスバックアンプレジスタ９ａ内のアドレスを
使用してセレクタ３１を介してアドレスアレイ２．２ａ
をアクセスする。そして、一般的に縮退ビットとよばれ
るものをアドレスアレイ２，２ａにセットしアクセスし
てもキャッシュヒントしないようにする。続いてＲＥ、
Ｑ２の未実行のＤＡ２サイクルを実行する。即ち、シス
テムコントローラ３４のＡＮＤゲート１１７において、
ＥＲＣＹとＡＫＦＧの論理積より疑似ＡＣＫを出力する
。この疑似ＡＣＫはＮＯＲ回路１１８を介してデコーダ
１０１に与えられ、デコーダ１０１は動作可能になる。
ここで、リクエストコードバックアップレジスタ１２３
にあるＲＥＱ２のクロックをセレクタ１２４を介して受
けたデコーダ１０１はレジスタ１０３，１０４゜１０５
．１０６にＤＡＦ、ＭＭＦ、ＤＡＳ。
ＭＭＳ信号を出力させＤＡ２サイクルを実行させる。
システムコントローラ３４において、ＥＲＣＹは５ＹＮ
Ｃ入力条件でリセットされ（第３図）、ＢＫＷＲはＥＲ
ＣＹの負論理と５ＹＮＣの条件でセットされる。そして
ＢＫＷＲリセット後、正常状態にもどり、キャッシュメ
モリはＲＥＱ３及び論理アドレスを受は取りＡＡ３．Ｄ
Ａ３サイクルを実行する。
第４図のフローチャートでこれまでの動作を整理すると
、キャッシュメモリの読み出し処理は、ステップＳ１で
ＲＥＱがあれば、ステップＳ２でアドレスアレイにヒツ
トしたかどうか８周べる。ヒツトしなければステップＳ
３に進み、データアレイ書き換えのため主記憶装置から
ブロック単位のデータを取り出し古いデータを追い出し
、このデータをロードする。
ヒントしたらステップＳ４に進み、データアレイを読み
出し、ステップＳ５でパリティエラーチェックを行なう
。ここでパリティエラーの発生があれば、ステップＳ６
に進み、主記憶装置から正しいデータを取り出しアドレ
スアレイを縮退する。
そして次のＲＥＱを受は付ける状態にもどり、引き続き
キャッシュメモリのパイプライン制御を行なう。
なお、上記実施例ではパリティエラー発生時としている
が、ＥＣＣ２ビットエラー（誤り訂正符号）などのエラ
ー発生時でもよく、エラーを検知する方式ならどれでも
よい。又アドレス変換をＭＡＰ方弐としているがＴＬＢ
方式であっても同様な効果が得られる。
〔発明の効果〕
以上説明してきたように、この発明によれば、キャッシ
ュメモリ内のシステムコントローラによるパイプライン
制御処理中に、データアレイのデータにパリティエラー
又はＥＣＣ２ビットエラーが発生しても、パイプライン
制御動作を中断することなく、主記憶装置よりデータを
取り出し、引き続きシステムを正常動作させることがで
きる。
従って高速度で信頼性の高いキャッシュメモリを提供す
ることができる。
【図面の簡単な説明】
第１図は本発明のキャッシュメモリのブロック図、第２
図は第１図のシステムコントローラの詳細回路図、第３
図及び第４図は本発明の詳細な説明するタイミングチャ
ート及びフローチャートであり、第５図はキャッシュメ
モリのパイプライン制御図、第６図はアドレス変換図で
あり、第７図は従来のキャッシュメモリのブロック図、
第８図は従来のシステムコントローラの回路図、第９図
は従来のタイミングチャート、第１０図は従来の動作を
説明するためのフローチャートである。 １・・・ＭＡＰ回路、２，２ａ・・・アドレスアレイ、
３，３ａ・・・コンパレータ、４，４ａ・・・データア
レイ、５・・・リプレースアレイ、６・・・決定回路、
９・・・データアレイアドレスレジスタ、９ａ・・・デ
ータアレイアドレスバンクアップレジスタ、１０・・・
アドレスレジスタ、１０ａ・・・アドレスバックアップ
レジスタ、１１・・・メモリバスコントローラ、１２・
・・主記憶装置、２０・・・パリティチェフカ、３４・
・・システムコントロー−７，１０１・・・テコーダ、
１０２〜１０８・・・レジスタ、１２１゜１２２・・・
レジスタ。 なお、図中同一符号は同−又は相当部分を示す。 代理人　　大　　岩　　増　　ａ（ほか２名）第１０図 ｊ ＩＤ 手続補正書、自発。 昭和　　年　　月　　日 １、事件の表示　　　特願昭６１−１６８４２０％２、
発明の名称 キャッシュメモリ ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内皿丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志　岐　
守　哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁月２番３号５
、補正のり１象 発明の詳細な説明、図面の１闇。 ６、補正の内容 （１１明ｂ 第２３頁第１０行目、ｆＡ２５頁第１７行目「クロック
」とあるのをｒｒ？ＥＱ、Ｃ０ＤＥＪと補正する。 （２）同書第９頁第５行目「ようにするもである。」と
あるのを「ようにするものである、」と補正する。 （３）同書第９頁第１７行目、第１０頁第１行目″　「
アドレスアレイ２，２ａＪとあるのを「アドレスアレイ
２あるいは２ａＪと補正する。 （４）同書第９頁第１７行目乃至第１８行目、第１０頁
第２行目［データアレイ４，４ａＪとあるのを「データ
アレイ４あるいは４ａＪと補正する。 （５）同書第９頁第２０行目「メモリバス２４上にある
主記憶装置１２」とあるのを削除する。 （６）同書第１０頁第１行目「からのアドレスが」とあ
るのを「アドレスレジスタ１０からのアドレスが」と補
正する。 （７）同書第１０頁第１行目「又」とあるのを「又メモ
リバス２４上にある主記憶装置１２からの」と補正する
。 （８）同書第１０頁第１４行目乃至第１８行目「メモリ
ハス・−・・・となり　」とあるのを削除する。 （９）同書第１８頁第１０行目、第２０頁第１行目ｒ　
Ｏ’　ＲＪとあるのをｒＡＮＤｊと補正する。 ０Ｉｌｌ同書第１８頁第１１行目、第２０員　第２行目
、第７行目ｒＡＮＤＪとあるのをｒＯＲＪと補正する。 （１１）図面、第２図、第３図、第７図、第８図、第９
図を別紙のとおり補正する。 以上

Claims (1)

  1. 【特許請求の範囲】 論理アドレスを物理アドレスに変換するアドレス変換回
    路と、アドレスアレイと、このアドレスアレイからの物
    理アドレスと前記アドレス変換回路の出力とを比較する
    コンパレータと、アドレスアレイ内のアドレスと対応す
    るデータを記憶するデータアレイと、主記憶装置と、メ
    モリバスコントローラと、アドレス変換回路からの物理
    アドレスを格納するアドレスレジスタと、前記データア
    レイのアドレスを格納するデータアレイアドレスレジス
    タと、データアレイからのデータのエラーチェックを行
    なうエラー検出器と、前記メモリバスコントローラ及び
    ＣＰＵとデータの受け渡しをするシステムコントローラ
    とを有するパイプライン制御されるキャッシュメモリに
    おいて、 前記アドレスレジスタと並列に設けられエラーが発生し
    たデータの物理アドレスを格納させるアドレスバックア
    ップレジスタと、前記データアレイアドレスレジスタと
    並列に設けられエラーが発生したデータのデータアドレ
    スが格納されるデータアレイアドレスバックアップレジ
    スタと、前記システムコントローラに設けられたリクエ
    ストコードのバックアップレジスタ及び前記エラーが検
    出された場合でも前記主記憶装置にアクセスを続行させ
    るレジスタ群とを備えたことを特徴とするキャッシュメ
    モリ。
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