JPS58179992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58179992A JPS58179992A JP58053390A JP5339083A JPS58179992A JP S58179992 A JPS58179992 A JP S58179992A JP 58053390 A JP58053390 A JP 58053390A JP 5339083 A JP5339083 A JP 5339083A JP S58179992 A JPS58179992 A JP S58179992A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- word line
- transistor
- memory
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主として金属−絶縁膜一半導体（以下ＭＩＳと
いう）トランジスタを用いた記憶装置（以下メモリとい
う）の語線駆動方法に関するものである。
いう）トランジスタを用いた記憶装置（以下メモリとい
う）の語線駆動方法に関するものである。
第１図はメモリチップの主要回路ブロックの平面図であ
り、か＼るチップは２つのメモリ素子群を構成するメモ
リセルブロック（１）、 （２）、！−，ソ０間にその
行に対応して配置された行デコーダ（３）と、各メモリ
セルブロックの列に対応して配置された列デコーダ（４
）、（５）とにより構成されている。
り、か＼るチップは２つのメモリ素子群を構成するメモ
リセルブロック（１）、 （２）、！−，ソ０間にその
行に対応して配置された行デコーダ（３）と、各メモリ
セルブロックの列に対応して配置された列デコーダ（４
）、（５）とにより構成されている。
第２図は第１図に示したメモリチップの内、行デコーダ
（ＸＤｏ”ＸＤ（ｎ−１））と、語線（Ｗｏ−Ｗ（ｎ−
１））とメモリ素子との接続関係を示す従来の回路構成
であって、上記のようにメモリ素子＃（１）、（２）の
間に配置されたθ〜（ｎ−１）までの計ｎ個の行デコー
ダＬ ＸＤｏ”ＸＤ （ｎ、−１））は、選択された行
の語線の電圧レベルだけを“Ｈｉｇｈ”にして、他の残
りの全ての語線の電圧レベルを’Ｌｏｗ”にするように
動作する。例えば第０行が選択されたときは、行デコー
ダ（ＸＤｏ）の出力電圧レベルのみがＨｉｇｈ″で（Ｘ
ＤＩ〜Ｘ Ｄ （ｎ−１））の出力電圧レベルは”Ｌ
ｏｗ″となる。
（ＸＤｏ”ＸＤ（ｎ−１））と、語線（Ｗｏ−Ｗ（ｎ−
１））とメモリ素子との接続関係を示す従来の回路構成
であって、上記のようにメモリ素子＃（１）、（２）の
間に配置されたθ〜（ｎ−１）までの計ｎ個の行デコー
ダＬ ＸＤｏ”ＸＤ （ｎ、−１））は、選択された行
の語線の電圧レベルだけを“Ｈｉｇｈ”にして、他の残
りの全ての語線の電圧レベルを’Ｌｏｗ”にするように
動作する。例えば第０行が選択されたときは、行デコー
ダ（ＸＤｏ）の出力電圧レベルのみがＨｉｇｈ″で（Ｘ
ＤＩ〜Ｘ Ｄ （ｎ−１））の出力電圧レベルは”Ｌ
ｏｗ″となる。
したがって語線（ＷＯ）だけが“Ｈｉｇｈ”となり他の
すべての語線（Ｗ１〜Ｗ（ｎ−１） ：）は全て“Ｌｏ
ｗ”になり、メモリ素子群（１）および（２）における
０行目の全てのメモリ素子が選択されることになり、あ
とは列デコーダによって必要な列を１つ選択すれば、そ
の交点の素子のみが１つ選択されることとなる。
すべての語線（Ｗ１〜Ｗ（ｎ−１） ：）は全て“Ｌｏ
ｗ”になり、メモリ素子群（１）および（２）における
０行目の全てのメモリ素子が選択されることになり、あ
とは列デコーダによって必要な列を１つ選択すれば、そ
の交点の素子のみが１つ選択されることとなる。
しかしながらこのような従来のメモリ装置は、語線（Ｗ
ｏ” Ｗ （ｎ−１） ’：ｌが２つのメモリ素子ｌ￥
（１）、（２）に共用されるため、大きな浮遊容量をも
つこととなり、中央に配置された行デコーダはこの大き
な浮遊容量を駆動しなければならないので、メモリ素子
を選択する時間が大きくなるという欠点があつた。
ｏ” Ｗ （ｎ−１） ’：ｌが２つのメモリ素子ｌ￥
（１）、（２）に共用されるため、大きな浮遊容量をも
つこととなり、中央に配置された行デコーダはこの大き
な浮遊容量を駆動しなければならないので、メモリ素子
を選択する時間が大きくなるという欠点があつた。
また例えば語線（Ｗｉ）が選ばれたとすると、その行に
ついては全ての列にわたり語線が“Ｈｉｇｈ”になるか
ら、例えばメモリ素子を第８図に示すようなスタティッ
ク形回路で構成したときは、同一行内の全てのメモリ素
子について、一対のビット線のうち、いずれか一方のビ
ット線を通してメモリ素子に電流が流れ込むという不都
合がある。
ついては全ての列にわたり語線が“Ｈｉｇｈ”になるか
ら、例えばメモリ素子を第８図に示すようなスタティッ
ク形回路で構成したときは、同一行内の全てのメモリ素
子について、一対のビット線のうち、いずれか一方のビ
ット線を通してメモリ素子に電流が流れ込むという不都
合がある。
すなわち第８図で節点ｏ呻に“Ｈｉｇｈ”が、節点（ホ
）に“Ｌｏｗ″が記憶されているときは、ＭＩｓトラン
ジスタＱ４は導通しているので、電源−負荷Ｑ呻−ＭＩ
Ｓ）ランジスタＱ時−ＭＩＳ）ランジスタＱ４−接地の
通路を経て電流が流れ、また節点Ｏ１ｅに“Ｌｏｗ”が
、節点（１）に“Ｈｉｇｈ”が記憶されているときは、
逆に負荷ａη−ＭＩＳ）ランジスタＱ＊−ＭＩＳトラン
ジスタ（２）−接地の通路を経て電流が流れる。このビ
ット線からの流れ込み電流は、スタティック形メモリ回
路では不可避であり、従来の回路の欠点はメモリ素子群
（１）および（２）を含め１行全列にわたって電流が流
れ込むための消費電力が極めて大きくなるということで
ある。
）に“Ｌｏｗ″が記憶されているときは、ＭＩｓトラン
ジスタＱ４は導通しているので、電源−負荷Ｑ呻−ＭＩ
Ｓ）ランジスタＱ時−ＭＩＳ）ランジスタＱ４−接地の
通路を経て電流が流れ、また節点Ｏ１ｅに“Ｌｏｗ”が
、節点（１）に“Ｈｉｇｈ”が記憶されているときは、
逆に負荷ａη−ＭＩＳ）ランジスタＱ＊−ＭＩＳトラン
ジスタ（２）−接地の通路を経て電流が流れる。このビ
ット線からの流れ込み電流は、スタティック形メモリ回
路では不可避であり、従来の回路の欠点はメモリ素子群
（１）および（２）を含め１行全列にわたって電流が流
れ込むための消費電力が極めて大きくなるということで
ある。
本発明は上述したような従来のメモリにおける欠点を除
去するためになされたもので、行デコーダの左右にこれ
を共有して配置されたメモリ素子群の各語線に伝達用ト
ランジスタを設けるとともに、さらに語線をある電位に
短絡させるための放電用トランジスタを付加することに
より、行デコーダの負荷容量を低減させて語線を高速に
駆動でき、よってメモリ素子の選択を高速化し、しかも
メモリチップの消費電力を少なくするものである。
去するためになされたもので、行デコーダの左右にこれ
を共有して配置されたメモリ素子群の各語線に伝達用ト
ランジスタを設けるとともに、さらに語線をある電位に
短絡させるための放電用トランジスタを付加することに
より、行デコーダの負荷容量を低減させて語線を高速に
駆動でき、よってメモリ素子の選択を高速化し、しかも
メモリチップの消費電力を少なくするものである。
以下、本発明の一実施例を図面について詳細に説明する
。
。
第４図において、（ＴｏｔＮＴ（ｎ−ｔ）ｔ）および（
ＴｏｉＮＴ（ｎ−ｔ）ｉ）は伝達用ＭＩＳトランジスタ
であり、（Ｑｏ ＬＮＱ （ｎ−１）ｔ、 ）および（
Ｑｏｉ＋ＮＱ（ｎ−ｔ ）ＩＩ）は語線が浮遊状態にあ
るとき、語線を接地電位点ないしはその近傍の固定電位
等の所定電位点まで駆動するための放電用ＭＩＳトラン
ジスタである。
ＴｏｉＮＴ（ｎ−ｔ）ｉ）は伝達用ＭＩＳトランジスタ
であり、（Ｑｏ ＬＮＱ （ｎ−１）ｔ、 ）および（
Ｑｏｉ＋ＮＱ（ｎ−ｔ ）ＩＩ）は語線が浮遊状態にあ
るとき、語線を接地電位点ないしはその近傍の固定電位
等の所定電位点まで駆動するための放電用ＭＩＳトラン
ジスタである。
（Ａａ１）ｌ（Ａａ２）、（石ｌ）、（んｉ）は列選択
用アドレス信号（Ａｇ）を基にそれをインバータ等によ
り反転したり、また増幅するなどの所望の処理を施した
りして得られた信号である。図に示すように、メモリ素
子ｌ￥（１）に対する伝達用ＭＩＳトランジスタ〔Ｔｏ
ＬＮＴ（□−１）Ｌ〕のゲートに入力される信号（Ａａ
ｌ）とメモリ素子群（２）に対する伝達用ＭＩＳトラン
ジスタ（Ｔ ＯＲＮＴ （ｎ−ｔ ）Ｒ：）のゲートに
入力される信号（Ａａｌ）は互に反転関係にあり、メモ
リ素子群（１）に対する放電用ＭＩＳ）ランジスタ（Ｑ
ｏｔ−Ｑ（ｎ−ｔ）ｔ、）のゲートに入力される信号（
Ａａ２）と、メモリ素子群（２）に対する放電用ＭＩＳ
）ランジスタ〔ＱＯＲＮＱ（ｎ−１）Ｒ〕のゲートに入
力される信号（乙２）も反転関係にある。しかもアドレ
ス信号（Ａａ１）と（ｒｇｉ）も互に反転関係にあり、
（ｎｌ）と（Ａａりも互に反転関係にある。したがって
（Ａｇｌ）と（Ａｓりは同一信号であってもよく、（ｎ
ｌ）と（石２）も同一信号であってもよい。
用アドレス信号（Ａｇ）を基にそれをインバータ等によ
り反転したり、また増幅するなどの所望の処理を施した
りして得られた信号である。図に示すように、メモリ素
子ｌ￥（１）に対する伝達用ＭＩＳトランジスタ〔Ｔｏ
ＬＮＴ（□−１）Ｌ〕のゲートに入力される信号（Ａａ
ｌ）とメモリ素子群（２）に対する伝達用ＭＩＳトラン
ジスタ（Ｔ ＯＲＮＴ （ｎ−ｔ ）Ｒ：）のゲートに
入力される信号（Ａａｌ）は互に反転関係にあり、メモ
リ素子群（１）に対する放電用ＭＩＳ）ランジスタ（Ｑ
ｏｔ−Ｑ（ｎ−ｔ）ｔ、）のゲートに入力される信号（
Ａａ２）と、メモリ素子群（２）に対する放電用ＭＩＳ
）ランジスタ〔ＱＯＲＮＱ（ｎ−１）Ｒ〕のゲートに入
力される信号（乙２）も反転関係にある。しかもアドレ
ス信号（Ａａ１）と（ｒｇｉ）も互に反転関係にあり、
（ｎｌ）と（Ａａりも互に反転関係にある。したがって
（Ａｇｌ）と（Ａｓりは同一信号であってもよく、（ｎ
ｌ）と（石２）も同一信号であってもよい。
以下、本実施例における動作について説明する。
今、列選択用アドレス信号（Ａａ）が“Ｈｉｇｈ”で上
記信号（Ａａ１）、（Ａａ２）が“Ｈｉｇｈ”、（Ω１
）、（Ａａ２）がＬｏｗ″であり、しかも第０行が選択
されていて行デコーダ（ＸＤｏ）の出力が“Ｈｉｇｈ″
で、その他の行デコーダ（ＸＤ＋〜ＸＤ（ｎ−１））の
出力が“Ｌｏｗ″である場合を考える。このとｋＭＩｓ
）ランジスタ（Ｔｏ Ｒ”Ｔ （ｎ−１）Ｒ）と（ＱＯ
Ｌ−Ｑ（ｎ−１）Ｌ）がオン状態となって低インピーダ
ンスになり、またＭＩＳトランジスタ〔ＴｏＬＮＴ（ｎ
−１）Ｌ〕と（ＱｏａＮＱ（ｎ−ｔ）ｍ）がカットオフ
状態となって高インピーダンスとなる。その結果、メモ
リ素子群（１）には行デコーダ信号は伝達されず、Ｍｉ
ｓ）ランジスタ（Ｔｏ ｔ〜Ｔ（ｎ−１）Ｌ）によって
非選択とされる。一方メモリ素子群（２）については、
すべての行デコーダの信号が伝達されるが“Ｈ７ｇｈ″
は（Ｘ Ｄｏ）のみであるから結局語線（ＷＯＲ）だけ
が“Ｈｉｇｈ”になって活性化され、その他の全ての語
線（ＷＩ ＲＮＷ（ＩＩ−Ｌ）ｌ）、（ＷｏｔＮＷ（ｎ
−１）ｔ、）は“Ｌｏｗ”となる。
記信号（Ａａ１）、（Ａａ２）が“Ｈｉｇｈ”、（Ω１
）、（Ａａ２）がＬｏｗ″であり、しかも第０行が選択
されていて行デコーダ（ＸＤｏ）の出力が“Ｈｉｇｈ″
で、その他の行デコーダ（ＸＤ＋〜ＸＤ（ｎ−１））の
出力が“Ｌｏｗ″である場合を考える。このとｋＭＩｓ
）ランジスタ（Ｔｏ Ｒ”Ｔ （ｎ−１）Ｒ）と（ＱＯ
Ｌ−Ｑ（ｎ−１）Ｌ）がオン状態となって低インピーダ
ンスになり、またＭＩＳトランジスタ〔ＴｏＬＮＴ（ｎ
−１）Ｌ〕と（ＱｏａＮＱ（ｎ−ｔ）ｍ）がカットオフ
状態となって高インピーダンスとなる。その結果、メモ
リ素子群（１）には行デコーダ信号は伝達されず、Ｍｉ
ｓ）ランジスタ（Ｔｏ ｔ〜Ｔ（ｎ−１）Ｌ）によって
非選択とされる。一方メモリ素子群（２）については、
すべての行デコーダの信号が伝達されるが“Ｈ７ｇｈ″
は（Ｘ Ｄｏ）のみであるから結局語線（ＷＯＲ）だけ
が“Ｈｉｇｈ”になって活性化され、その他の全ての語
線（ＷＩ ＲＮＷ（ＩＩ−Ｌ）ｌ）、（ＷｏｔＮＷ（ｎ
−１）ｔ、）は“Ｌｏｗ”となる。
したがって、行デコーダ（ＸＤＯ）は選択されたメモリ
素子８￥（２）の選択された行（第０行）の語線（ＷＯ
Ｒ）だけ駆動し、同一行内にある選択されていないメモ
リ素子Ｉ￥（１）の語線（Ｗｏｔ、）は駆動しない。す
なわち行デコーダで駆動される負荷容量が、片側のメモ
リ素子群の浮遊容量だけとなり、従来の回路方式に比し
、は望半減する。したがってＭＩＳ）ランジスタ（Ｔｏ
ＬＮＴ（ｎ−１）Ｌ）、（Ｔｏ ＲＮＴ （ｎ −１）
Ｒ：）のオン抵抗を行デコーダ〔ｘＤｏ〜ＸＤ（ｎ−１
））の出力インピーダンスより、十分小さくしておけば
、従来の回路に比し約２倍の速度で語線を駆動すること
ができる。
素子８￥（２）の選択された行（第０行）の語線（ＷＯ
Ｒ）だけ駆動し、同一行内にある選択されていないメモ
リ素子Ｉ￥（１）の語線（Ｗｏｔ、）は駆動しない。す
なわち行デコーダで駆動される負荷容量が、片側のメモ
リ素子群の浮遊容量だけとなり、従来の回路方式に比し
、は望半減する。したがってＭＩＳ）ランジスタ（Ｔｏ
ＬＮＴ（ｎ−１）Ｌ）、（Ｔｏ ＲＮＴ （ｎ −１）
Ｒ：）のオン抵抗を行デコーダ〔ｘＤｏ〜ＸＤ（ｎ−１
））の出力インピーダンスより、十分小さくしておけば
、従来の回路に比し約２倍の速度で語線を駆動すること
ができる。
また本発明によれば、非選択のメモリ素子群の語線は１
本も活性化されないので、非選択のメモリ素子群のビッ
ト線からメモリ素子に流れ込む電流をなくすことができ
、選択されたメモリ素子を流れる電流もまた従来の半分
にすることができるので、メモリチップの低消費電力化
が容易になる。
本も活性化されないので、非選択のメモリ素子群のビッ
ト線からメモリ素子に流れ込む電流をなくすことができ
、選択されたメモリ素子を流れる電流もまた従来の半分
にすることができるので、メモリチップの低消費電力化
が容易になる。
以上、本発明をＮチャネルＭＩＳ）ランジスタで構成し
た場合について説明したが、ＰチャネルＭＩＳトランジ
スタを用いたＭＩＳメモリさらにはバイポーラトランジ
スタを用いたメモリにも適用することができる。
た場合について説明したが、ＰチャネルＭＩＳトランジ
スタを用いたＭＩＳメモリさらにはバイポーラトランジ
スタを用いたメモリにも適用することができる。
以上のように本発明によれば、非選択のメモリ素子群の
語線を活性化しないように構成しタッチ、高速で、低消
費ｍ力のＭＩｓメモリが得られる効果がある。
語線を活性化しないように構成しタッチ、高速で、低消
費ｍ力のＭＩｓメモリが得られる効果がある。
第１図はメモリチップの主要回路ブロックの平勺
（１）・・・メモリ素子群、（２）・・・メモリ素子群
、ＸＤ０〜ＸＤ（ｎ−１）・・’行デコーダ、ＷｏｉＮ
Ｗ（ｎ−１）ｔ オＪ： ヒＷｏｔ、”Ｗ（ｎ−１）ｔ
、 ゛”語線、ＴｏＲＮＴ（ｎ−１）費およびＴｏｔ〜
Ｔ（ｎ−１）ｔ、・・・伝達用トランジスタ、Ｑｏｖｔ
〜Ｑ（ｎ−１）ｍおよびＱｏｔＮＱ（ｎ−ｔ）ｔ−放ｔ
ｔ用ｈ ランシスタ。 代理人 葛 野 信 −（外１名） 第１図
、ＸＤ０〜ＸＤ（ｎ−１）・・’行デコーダ、ＷｏｉＮ
Ｗ（ｎ−１）ｔ オＪ： ヒＷｏｔ、”Ｗ（ｎ−１）ｔ
、 ゛”語線、ＴｏＲＮＴ（ｎ−１）費およびＴｏｔ〜
Ｔ（ｎ−１）ｔ、・・・伝達用トランジスタ、Ｑｏｖｔ
〜Ｑ（ｎ−１）ｍおよびＱｏｔＮＱ（ｎ−ｔ）ｔ−放ｔ
ｔ用ｈ ランシスタ。 代理人 葛 野 信 −（外１名） 第１図
Claims (1)
- 複数のスタティック形メモリ素子が共通番こ接続された
語線をｎ行有する第１のメモリ素子群と、複数のスタテ
ィック形メモリ素子が共通に接続された語線をｎ行有す
る第２のメモリ素子群と、上記第１および第２のメモリ
素子群が左右に位置するようにこれらの間に配置され、
上記第１および第２のメモリ素子群の同一行の語線にそ
れぞれ共通に対応して設けられたｎ個の行デコーダと、
上記第１および第２のメモリ素子群の各語線にそれぞれ
設けられた伝達用トランジスタと、上記第１および第２
のメモリ素子群の各語線と所定電位間にそれぞれ設けら
れた放電用トランジスタを備え、上記行デコーダのいず
れかが選択されると共に、上記第１および第２のメモリ
素子群のいずれかが選択されたとき、この選択されたメ
モリ素子群の１記選択された行デコーダに対応する行の
語線のみが、上記伝達用トランジスタを介して活性化さ
れると共に、上記選択されたメモリ素子群の各放電用ト
ランジスタがオフし、選択されないメモリ素子群の放電
用トランジスタがオンするようにした半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053390A JPS58179992A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053390A JPS58179992A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2785179A Division JPS55122290A (en) | 1979-03-09 | 1979-03-09 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179992A true JPS58179992A (ja) | 1983-10-21 |
| JPH034996B2 JPH034996B2 (ja) | 1991-01-24 |
Family
ID=12941495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053390A Granted JPS58179992A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179992A (ja) |
-
1983
- 1983-03-28 JP JP58053390A patent/JPS58179992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034996B2 (ja) | 1991-01-24 |
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