JPS58182861A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58182861A JPS58182861A JP57065347A JP6534782A JPS58182861A JP S58182861 A JPS58182861 A JP S58182861A JP 57065347 A JP57065347 A JP 57065347A JP 6534782 A JP6534782 A JP 6534782A JP S58182861 A JPS58182861 A JP S58182861A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor device
- substrate
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
相補型絶縁ゲート電界効果トランジスタによって構成さ
れた１、 Ｃ、Ｌ Ｓ Ｉ等においては、その絶縁ゲー
ト電界効果トラ／ジスタ（以下、単にＭＯ８ＦＥｔＴと
称す。）の薄いゲート絶縁膜の静電気による破壊対策と
して、第１図に示すような、入力側（ＩＮ）とＭＯ８Ｆ
’ＥＴの絶縁ゲートとの間に抵抗Ｅｌ介挿し、ゲートを
ダイオードＤ、ｌ介して接地するとともに、抵抗はダイ
オードＤ！を介して高電位ＶＤＤ に接続した静電破壊
防止回路が提案されている。この回路は例えば第２図に
示すように、Ｎ型中導体基板１の表面に設けたＰ＋型拡
散領域２を抵抗Ｒとし、基板１の他部に設けたＰ型ウェ
ル３とＮ＋型拡散領域４とでダイオードＤ、を、Ｐ＋型
拡赦領域とＮ基板とでダイオードＤ、な構成するもので
ある。
れた１、 Ｃ、Ｌ Ｓ Ｉ等においては、その絶縁ゲー
ト電界効果トラ／ジスタ（以下、単にＭＯ８ＦＥｔＴと
称す。）の薄いゲート絶縁膜の静電気による破壊対策と
して、第１図に示すような、入力側（ＩＮ）とＭＯ８Ｆ
’ＥＴの絶縁ゲートとの間に抵抗Ｅｌ介挿し、ゲートを
ダイオードＤ、ｌ介して接地するとともに、抵抗はダイ
オードＤ！を介して高電位ＶＤＤ に接続した静電破壊
防止回路が提案されている。この回路は例えば第２図に
示すように、Ｎ型中導体基板１の表面に設けたＰ＋型拡
散領域２を抵抗Ｒとし、基板１の他部に設けたＰ型ウェ
ル３とＮ＋型拡散領域４とでダイオードＤ、を、Ｐ＋型
拡赦領域とＮ基板とでダイオードＤ、な構成するもので
ある。
上記抵抗ＲをつくるＰ型拡散領域は通常ＰチャネルＭＯ
８ＦＥＴのソース・ドレイン拡散を利用して形成される
が、ＩＣ等の動作の高速化のため拡散層が浅くなる傾向
にありＰ型拡散層の接合湾曲１％ （２Ａ 部分）の曲
半牛径が小さい場合そこに電界が集中して耐圧降下を招
きやすく、又、抵抗比の端子となるＡ−ｇ電極のＡβ拡
散により８１基板との間にＡａ−８＋金合金生じるよう
な場合に。
８ＦＥＴのソース・ドレイン拡散を利用して形成される
が、ＩＣ等の動作の高速化のため拡散層が浅くなる傾向
にありＰ型拡散層の接合湾曲１％ （２Ａ 部分）の曲
半牛径が小さい場合そこに電界が集中して耐圧降下を招
きやすく、又、抵抗比の端子となるＡ−ｇ電極のＡβ拡
散により８１基板との間にＡａ−８＋金合金生じるよう
な場合に。
Ｐ型拡散Ｏ接合深さが浅いと耐圧低下となることが間部
となった。
となった。
本発明は上記した間ｍｖ解消するためになされたもので
あり５その目的はｆ＃電破壊防止を有効ならしめること
にある。
あり５その目的はｆ＃電破壊防止を有効ならしめること
にある。
以下実施例にそって本発明を詳述する。
第３図は本発明による静電破壊防止装置の一つの実施例
を示すものである。
を示すものである。
この半導体装［はＮ型基体１の表面の一部に。
接地された深いＰ型ウェル３とそのＰ型ウェル３と接合
ダイオードをつくるところの浅いＮ＋型領領域４有して
いる。そして、このＮ＋型領領域４１Ａ、、ｅＩ！、極
７Ｃ’ｌ介り、−（図示しないＭＯＳＦＥＴのゲート電
極（ｑに接続されている。
ダイオードをつくるところの浅いＮ＋型領領域４有して
いる。そして、このＮ＋型領領域４１Ａ、、ｅＩ！、極
７Ｃ’ｌ介り、−（図示しないＭＯＳＦＥＴのゲート電
極（ｑに接続されている。
また２Ｎ型基体１の表向の他部には深いＰ型ウェル５と
このウェル５の一部で重なる浅いＰ＋型領域２とを有し
ている。このＰ型ウェル５と重なるＰ副領域２の一端に
ｌ工入力側（ＩＮ）に接続するＡ−＃１１＆７ａが設け
られて、前記Ｐ型領域２の他端にシ工前Ｉ￥！Ｎ型領域
４のＡ形電極７Ｃに接続するＡ１電極７ｂが設けられて
いる。上記Ｐ＋型領域２は例えば拡＃Ｉ徐さｘ ｊ ｆ
１μｍ程度又はそれより小とし、不純物濃度Ｎ ：
１０ ”−” ａｔｏｍｓ／７とする。これに対しＰ型
ウェル５は深さ５μｍ程度とし、不純物濃度Ｎ ： １
０ ”−”ａｔｏｍｓ／ｍ とする。
このウェル５の一部で重なる浅いＰ＋型領域２とを有し
ている。このＰ型ウェル５と重なるＰ副領域２の一端に
ｌ工入力側（ＩＮ）に接続するＡ−＃１１＆７ａが設け
られて、前記Ｐ型領域２の他端にシ工前Ｉ￥！Ｎ型領域
４のＡ形電極７Ｃに接続するＡ１電極７ｂが設けられて
いる。上記Ｐ＋型領域２は例えば拡＃Ｉ徐さｘ ｊ ｆ
１μｍ程度又はそれより小とし、不純物濃度Ｎ ：
１０ ”−” ａｔｏｍｓ／７とする。これに対しＰ型
ウェル５は深さ５μｍ程度とし、不純物濃度Ｎ ： １
０ ”−”ａｔｏｍｓ／ｍ とする。
このような本発明によれば、抵抗となるＰ＋領域の少な
くとも入力端子端で重なる深い低不純物濃度のＰ型ウェ
ルを設けたことにより、＋ＩＩＰ＋拡散の深さが浅いと
きでも、電極部のＡ１等による金属の８１基体へのつき
ぬけがなく、又Ｎ基板１とのＰＮＮ接合跡基板の深さ方
向へ延長されてその曲率平径が大きくなるために電界集
中による耐圧低下がなくなり、絶縁ゲートの静電破壊を
効果的に防止できる。
くとも入力端子端で重なる深い低不純物濃度のＰ型ウェ
ルを設けたことにより、＋ＩＩＰ＋拡散の深さが浅いと
きでも、電極部のＡ１等による金属の８１基体へのつき
ぬけがなく、又Ｎ基板１とのＰＮＮ接合跡基板の深さ方
向へ延長されてその曲率平径が大きくなるために電界集
中による耐圧低下がなくなり、絶縁ゲートの静電破壊を
効果的に防止できる。
第４図は第３図の実施例の変形例であ−て、Ｐ型ウェル
５をＰ＋拡散層２の一方の外側に位置することでｎｔ＋
記したＰＮＮ接合跡曲率中径な横方向にも大きくし、Ｐ
＋拡散層２を小さい寸法に形成した場合にも有効である
。
５をＰ＋拡散層２の一方の外側に位置することでｎｔ＋
記したＰＮＮ接合跡曲率中径な横方向にも大きくし、Ｐ
＋拡散層２を小さい寸法に形成した場合にも有効である
。
第５図は第３図、第４図の実施例のさらに変形例であっ
て、Ｐ型つェル５ｋＰ＋拡散層２の全体を包むように大
きく形成することで静電破壊防止効果な一層確実なもの
とする。なお、第３図、第４図およびｍ５図においで、
入力端（ＩＮ）とゲート電極１）とな逆にしてもよい。
て、Ｐ型つェル５ｋＰ＋拡散層２の全体を包むように大
きく形成することで静電破壊防止効果な一層確実なもの
とする。なお、第３図、第４図およびｍ５図においで、
入力端（ＩＮ）とゲート電極１）とな逆にしてもよい。
第６図１１１〜（ｃｌは第４図で示した半導体装置の製
造プロセスの例を示すものである。
造プロセスの例を示すものである。
Ｉａｌ ｎ基板１０表面に形成された酸化膜（Ｓ１０
□）８ケマスクとしてＢ（ポロン）イオン打込入な行な
うことによりＰ型ウェル（不純物濃度Ｎ：５×１０１４
−” ａｔｏｍｓ／ｍ ） ３．５を形成する。
□）８ケマスクとしてＢ（ポロン）イオン打込入な行な
うことによりＰ型ウェル（不純物濃度Ｎ：５×１０１４
−” ａｔｏｍｓ／ｍ ） ３．５を形成する。
ｌｂｌ Ｐウェル５に少な（とも−８１Ｓで重なるよ
’ＩＫＰ＋拡散領域２ （Ｎ ： Ｉ Ｘ １．０ ”
” ａｌｏｍｓ／ｃＩ／ｌ）な形成する。このＰ＋拡
赦）ＸＰチャネルＭＯ８ＦＥＴのソース・ドレイン拡散
と同じ拡散工程により行なうことができる。
’ＩＫＰ＋拡散領域２ （Ｎ ： Ｉ Ｘ １．０ ”
” ａｌｏｍｓ／ｃＩ／ｌ）な形成する。このＰ＋拡
赦）ＸＰチャネルＭＯ８ＦＥＴのソース・ドレイン拡散
と同じ拡散工程により行なうことができる。
ｔｃ＋ 次いでもう一方のＰウェル３の表面にＮ＋＋
散領域４を形成する。このときのＮ＋拡散はＮチャネル
ＭＯ８ＦＥＴのソース・ドレイン拡散と同じ拡散工程に
より行なうことができる。
散領域４を形成する。このときのＮ＋拡散はＮチャネル
ＭＯ８ＦＥＴのソース・ドレイン拡散と同じ拡散工程に
より行なうことができる。
この後、表面の酸化膜に対してコンタクトホトエッチを
行ない、Ｐ＋拡散抵抗の両端子となるＭｉｌ極７ａ 、
７ｂ、Ｎ十Ｐ接合ダイオードの上部電極となるＡ−ｅ！
ａｌｉ７ｃ及び電極１’１５接続のためのＭ配Ｓを形成
し、第４図に示すような半導体装置な完成する。
行ない、Ｐ＋拡散抵抗の両端子となるＭｉｌ極７ａ 、
７ｂ、Ｎ十Ｐ接合ダイオードの上部電極となるＡ−ｅ！
ａｌｉ７ｃ及び電極１’１５接続のためのＭ配Ｓを形成
し、第４図に示すような半導体装置な完成する。
第１図＋ｚＣＭＯ８の静電破壊防止回路の例を示す回路
図、第２図は第１図に対応する半導体装置の断面図、第
３図〜第５図は本発明による静電破壊防止半導体装置の
各実施例を示す断面図、第６図（ａｌ〜（Ｃ１は本発明
による半導体装置の製造プロセスの例を示す工程断面図
である。 １・・・Ｎ型基板、２・・・Ｐ＋領域（抵抗）、３・・
・Ｐウェル、４・・・Ｎ＋領領域５・・・Ｐウェル、
７ ａ 、 ７ｂ。 ７ｃ・・Ａ！電極、８・・・酸化膜。 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
図、第２図は第１図に対応する半導体装置の断面図、第
３図〜第５図は本発明による静電破壊防止半導体装置の
各実施例を示す断面図、第６図（ａｌ〜（Ｃ１は本発明
による半導体装置の製造プロセスの例を示す工程断面図
である。 １・・・Ｎ型基板、２・・・Ｐ＋領域（抵抗）、３・・
・Ｐウェル、４・・・Ｎ＋領領域５・・・Ｐウェル、
７ ａ 、 ７ｂ。 ７ｃ・・Ａ！電極、８・・・酸化膜。 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 第１導ｗＬ型早導体内に形成されたその半導体とＰＮ接
合を構成する第２導電型抵抗領域を有し。 その抵抗領域と一端が入力端子に接続され、その抵抗領
域の他端が絶縁ゲート電界効果トランジスタのゲート電
極に接続されて成る半導体装置において、上記一端には
その抵抗領域よりも深く形成された第２導電型牛導体領
域を有して成ることな特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065347A JPS58182861A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065347A JPS58182861A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182861A true JPS58182861A (ja) | 1983-10-25 |
Family
ID=13284321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065347A Pending JPS58182861A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263285A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 半導体装置 |
| US4893157A (en) * | 1984-08-24 | 1990-01-09 | Hitachi, Ltd. | Semiconductor device |
| US4994874A (en) * | 1988-10-28 | 1991-02-19 | Kabushiki Kaisha Toshiba | Input protection circuit for semiconductor integrated circuit device |
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392675A (en) * | 1977-01-26 | 1978-08-14 | Nippon Precision Circuits | Protecting circuit |
| JPS5582467A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Mis type integrated circuit with schottky clamp diode |
-
1982
- 1982-04-21 JP JP57065347A patent/JPS58182861A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392675A (en) * | 1977-01-26 | 1978-08-14 | Nippon Precision Circuits | Protecting circuit |
| JPS5582467A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Mis type integrated circuit with schottky clamp diode |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893157A (en) * | 1984-08-24 | 1990-01-09 | Hitachi, Ltd. | Semiconductor device |
| JPS61263285A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 半導体装置 |
| US4994874A (en) * | 1988-10-28 | 1991-02-19 | Kabushiki Kaisha Toshiba | Input protection circuit for semiconductor integrated circuit device |
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
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