JPS63200560A - Ｃｍｏｓ型半導体装置 - Google Patents
Ｃｍｏｓ型半導体装置Info
- Publication number
- JPS63200560A JPS63200560A JP62033857A JP3385787A JPS63200560A JP S63200560 A JPS63200560 A JP S63200560A JP 62033857 A JP62033857 A JP 62033857A JP 3385787 A JP3385787 A JP 3385787A JP S63200560 A JPS63200560 A JP S63200560A
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- type semiconductor
- semiconductor device
- cmos type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＣＭＯＳ型半導体装置、詳しくは、そのガード
バンド構造に関するものである。
バンド構造に関するものである。
従来の技術
近年、半導体集積回路装置の高密度化が進み、特にＣＭ
ＯＳ型半導体集積回路装置は低消費電力という特性を備
えているため、広（用いられている。
ＯＳ型半導体集積回路装置は低消費電力という特性を備
えているため、広（用いられている。
以下に従来のＣＭＯＳ型半導体集積回路装置について説
明する。
明する。
第、３図は、従来のＣＭＯＳ型半導体集積回路装置のイ
ンバータの一部を示すものである。このインバータはＰ
チャネルＭＯ８）ランジスタ（以下Ｐ−ＭＯ３Ｔと略す
）とＮチャネルＭＯ８）ランジスタ（以下Ｎ−ＭＯ８Ｔ
と略す）のそれぞれのゲート電極を共通にして入力信号
を印加し、Ｐ−ＭＯ３Ｔのソース電極に電源電圧を印加
し、Ｎ−ＭＯ８Ｔのソースを接地電位になして、Ｎ−Ｍ
Ｏ３ＴおよびＰ−ＭＯ８Ｔの各ドレイン電極を共通にし
て出力信号を取り出す。第３図はＣＭＯＳ型Ｏ８バータ
の要所平面図、第４図は第３図のｂ−ｂ ゛断面図であ
る。第３図および第４図中、ｌはＰ−ウェル、２はＮ−
ウェル、３はガードバンドと呼ばれるＮ型拡散層、４は
ゲート電極配線層、５゜６はＰ−ＭＯ８Ｔのドレイン、
ソース電極領域、７．８はＮ−ＭＯ８Ｔのドレインソー
ス電極領域、９は絶縁膜である。
ンバータの一部を示すものである。このインバータはＰ
チャネルＭＯ８）ランジスタ（以下Ｐ−ＭＯ３Ｔと略す
）とＮチャネルＭＯ８）ランジスタ（以下Ｎ−ＭＯ８Ｔ
と略す）のそれぞれのゲート電極を共通にして入力信号
を印加し、Ｐ−ＭＯ３Ｔのソース電極に電源電圧を印加
し、Ｎ−ＭＯ８Ｔのソースを接地電位になして、Ｎ−Ｍ
Ｏ３ＴおよびＰ−ＭＯ８Ｔの各ドレイン電極を共通にし
て出力信号を取り出す。第３図はＣＭＯＳ型Ｏ８バータ
の要所平面図、第４図は第３図のｂ−ｂ ゛断面図であ
る。第３図および第４図中、ｌはＰ−ウェル、２はＮ−
ウェル、３はガードバンドと呼ばれるＮ型拡散層、４は
ゲート電極配線層、５゜６はＰ−ＭＯ８Ｔのドレイン、
ソース電極領域、７．８はＮ−ＭＯ８Ｔのドレインソー
ス電極領域、９は絶縁膜である。
ガードバンドのＮ型拡散層３、Ｎ−ＭＯ８Ｔのソースお
よびドレイン電極領域７．８は、それぞれの領域におい
て、同時にＮ型不純物を注入することにより形成する。
よびドレイン電極領域７．８は、それぞれの領域におい
て、同時にＮ型不純物を注入することにより形成する。
すなわち、ソースおよびドレイン電極領域７，８はゲー
ト電極配線層４をマスクとしてＮ型不純物を注入する、
いわゆる、自己整合技術によって形成する。しかし、ガ
ードバンド用のＮ型拡散層３もこの工程で同時に形成し
ようとすると、ゲート電極配線層４が横切るため、ゲー
ト電極配線層４との重なり部分でＮ型拡散層が分断され
る。
ト電極配線層４をマスクとしてＮ型不純物を注入する、
いわゆる、自己整合技術によって形成する。しかし、ガ
ードバンド用のＮ型拡散層３もこの工程で同時に形成し
ようとすると、ゲート電極配線層４が横切るため、ゲー
ト電極配線層４との重なり部分でＮ型拡散層が分断され
る。
発明が解決しようとする問題点
上述の従来の構成では、ガードパント用のＮ型拡散層３
が分断されるため、ＣＭＯＳ型半導体装置特有のいわゆ
るラッチアップ現象が生じやすくなり、本来のガードパ
ントの機能が損なわれる。
が分断されるため、ＣＭＯＳ型半導体装置特有のいわゆ
るラッチアップ現象が生じやすくなり、本来のガードパ
ントの機能が損なわれる。
すなわち、Ｐ−ＭＯ８Ｔのドレイン、ソース電極領域５
，６、Ｎ−ウェル２、Ｐ−ウェル１、Ｎ−ＭＯ８Ｔのド
レイン、ソース電極領域７，８により、４層のＰＮＰＮ
構造となり、サイリスタと同様の構造となる。
，６、Ｎ−ウェル２、Ｐ−ウェル１、Ｎ−ＭＯ８Ｔのド
レイン、ソース電極領域７，８により、４層のＰＮＰＮ
構造となり、サイリスタと同様の構造となる。
上記の構造において接地電位に接続したＰ−ウェルより
約０．７Ｖ低いノイズなどの電圧が出力端子に加わると
、出力端子に接続したＮ−ＭＯ８Ｔのドレイン電極領域
８からＰ−ウェル１に電子が注入され、その注入された
電子の一部がＰ−ウェル１を拡散した後、Ｎ−ウェル２
に到達し、Ｎ−ウェル２中を電源電圧に接続されたガー
ドバンドの拡散層３ヘトリフトする。このドリフト電流
が引き起こす電圧降下により、電源に接続されたＰ−Ｍ
Ｏ８Ｔのソース電極領域６の近傍でＮ−ウェル中２に同
ソース電極領域６から正孔の注入がおこる。注入された
正孔は上に述べた注入電子と同様の過程をたどって、Ｎ
−ＭＯ８Ｔのソース電極領域８からＰ−ウェル１への電
子の注入を引きおこす。ラッチアップ現象は、これらの
過程の繰返しから引き起こされるものである。Ｎ−ウェ
ル２に電源電圧を供給するガードバンドのＮ型拡散層３
が分断されていると、ラッチアップが生じやすくなる。
約０．７Ｖ低いノイズなどの電圧が出力端子に加わると
、出力端子に接続したＮ−ＭＯ８Ｔのドレイン電極領域
８からＰ−ウェル１に電子が注入され、その注入された
電子の一部がＰ−ウェル１を拡散した後、Ｎ−ウェル２
に到達し、Ｎ−ウェル２中を電源電圧に接続されたガー
ドバンドの拡散層３ヘトリフトする。このドリフト電流
が引き起こす電圧降下により、電源に接続されたＰ−Ｍ
Ｏ８Ｔのソース電極領域６の近傍でＮ−ウェル中２に同
ソース電極領域６から正孔の注入がおこる。注入された
正孔は上に述べた注入電子と同様の過程をたどって、Ｎ
−ＭＯ８Ｔのソース電極領域８からＰ−ウェル１への電
子の注入を引きおこす。ラッチアップ現象は、これらの
過程の繰返しから引き起こされるものである。Ｎ−ウェ
ル２に電源電圧を供給するガードバンドのＮ型拡散層３
が分断されていると、ラッチアップが生じやすくなる。
そのためＣＭＯＳ型半導体装置の動作信頼性低下を引き
起こすという欠点を有していた。
起こすという欠点を有していた。
本発明は上記従来の問題点を解決するもので、ラッチア
ップ現象を抑制するＣＭＯ３型半導体装置を提供するこ
とを目的とする。
ップ現象を抑制するＣＭＯ３型半導体装置を提供するこ
とを目的とする。
問題点を解決するための手段
この目的を達成するために１本発明は、ゲート電極配線
層直下の所定ウェル内に、同ウェルと同一導電型の高濃
度領域をそなえ、前記高濃度領域を前記ウェル領域中に
配設された同導電型のガードバンド領域と重なり合わせ
た構成のＣＭＯＳ型半導体装置である。
層直下の所定ウェル内に、同ウェルと同一導電型の高濃
度領域をそなえ、前記高濃度領域を前記ウェル領域中に
配設された同導電型のガードバンド領域と重なり合わせ
た構成のＣＭＯＳ型半導体装置である。
作用
この構成によって、ガードバンド領域が、ゲート電極配
線層にあらかじめ設けられたＮ型拡散層により分断され
ずに一体化され、Ｎ−ウェルの電位の降下を防ぎ、ラッ
チアップ現象を抑制することができる。
線層にあらかじめ設けられたＮ型拡散層により分断され
ずに一体化され、Ｎ−ウェルの電位の降下を防ぎ、ラッ
チアップ現象を抑制することができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の実施例におけるＣＭＯＳ型Ｏ８バータ
の要所平面図、第２図は第１図のａ−ａ’断面図である
。同図中の符号１〜９は従来の実施例の場合と同様であ
り、１０はＮ型拡散層である。
の要所平面図、第２図は第１図のａ−ａ’断面図である
。同図中の符号１〜９は従来の実施例の場合と同様であ
り、１０はＮ型拡散層である。
Ｎ型拡散層１０はゲート電極配線層形成の前工程で、他
の回路要素、たとえば、Ｐ型基板にＮ型拡散層を作り、
この領域にＭＯＳ構造容量を形成するとき、あるいは、
デプレッション型トランジスタのゲート電極下のチャネ
ルに拡散層を形成する工程と同時にすることができ、工
程数はＮ型拡散層１０を入れることによっても変化しな
い。
の回路要素、たとえば、Ｐ型基板にＮ型拡散層を作り、
この領域にＭＯＳ構造容量を形成するとき、あるいは、
デプレッション型トランジスタのゲート電極下のチャネ
ルに拡散層を形成する工程と同時にすることができ、工
程数はＮ型拡散層１０を入れることによっても変化しな
い。
発明の効果
以上のように本発明によれば、ゲート電極配線層直下の
所定ウェル中に同一導電型の高濃度領域を設け、これに
自己整合で形成されるガードバンド領域を重なり合わせ
ることにより、ガードバンドの分断がなくなり、ラッチ
アップを抑制することができる優れたＣＭＯＳ型半導体
装置を実現できるものである。
所定ウェル中に同一導電型の高濃度領域を設け、これに
自己整合で形成されるガードバンド領域を重なり合わせ
ることにより、ガードバンドの分断がなくなり、ラッチ
アップを抑制することができる優れたＣＭＯＳ型半導体
装置を実現できるものである。
第１図、第２図はそれぞれ本発明ＣＭＯＳ型インバータ
の要所平面図、同断面図、第３図、第４− 〇 − 図はそれぞれ従来のＣＭＯＳ型Ｏ８バータの要所平面図
、同断面図である。 ■・・・・・・Ｐ−ウェル、２・・・・・・Ｎ−ウェル
、３・・・・・・ガードバンド、４・・・・・・ゲート
電極配線層、５，６・・・・・・Ｐ型ドレイン、ソース
電極領域、７，８・・・・・・Ｎ型ドレイン、ソース電
極領域、９・・・・・・絶縁膜、１０・・・・・・Ｎ型
拡散層。 代理人の氏名 弁理士 中尾敏男 はか１名７−−−
Ｐ−ウェル ２−Ｎ−フエル
の要所平面図、同断面図、第３図、第４− 〇 − 図はそれぞれ従来のＣＭＯＳ型Ｏ８バータの要所平面図
、同断面図である。 ■・・・・・・Ｐ−ウェル、２・・・・・・Ｎ−ウェル
、３・・・・・・ガードバンド、４・・・・・・ゲート
電極配線層、５，６・・・・・・Ｐ型ドレイン、ソース
電極領域、７，８・・・・・・Ｎ型ドレイン、ソース電
極領域、９・・・・・・絶縁膜、１０・・・・・・Ｎ型
拡散層。 代理人の氏名 弁理士 中尾敏男 はか１名７−−−
Ｐ−ウェル ２−Ｎ−フエル
Claims (1)
- ゲート電極配線層直下の所定ウェル内に、同ウェルと同
一導電型の高濃度領域をそなえ、前記高濃度領域を前記
ウェル領域中に配設された同導電型のガードバンド領域
と重なり合わせたことを特徴とするＣＭＯＳ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033857A JPS63200560A (ja) | 1987-02-17 | 1987-02-17 | Ｃｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033857A JPS63200560A (ja) | 1987-02-17 | 1987-02-17 | Ｃｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200560A true JPS63200560A (ja) | 1988-08-18 |
Family
ID=12398173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033857A Pending JPS63200560A (ja) | 1987-02-17 | 1987-02-17 | Ｃｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198777A (ja) * | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | 半導体装置 |
| CN109148448A (zh) * | 2017-06-19 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 一种cmos反相器和电子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235557A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体装置 |
-
1987
- 1987-02-17 JP JP62033857A patent/JPS63200560A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235557A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198777A (ja) * | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | 半導体装置 |
| CN109148448A (zh) * | 2017-06-19 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 一种cmos反相器和电子装置 |
| CN109148448B (zh) * | 2017-06-19 | 2020-09-01 | 中芯国际集成电路制造(上海)有限公司 | 一种cmos反相器和电子装置 |
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