JPS58183A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58183A JPS58183A JP56098604A JP9860481A JPS58183A JP S58183 A JPS58183 A JP S58183A JP 56098604 A JP56098604 A JP 56098604A JP 9860481 A JP9860481 A JP 9860481A JP S58183 A JPS58183 A JP S58183A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- substrate
- layer
- polycrystalline silicon
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、０Ｍ０ＴＩＩＷｊｌＸＧＯ製造方法に関する
。周知のとおり、０Ｍ０Ｉ素子は、バイプーラ素子１Ｍ
０１素子に比べ１紙消費電力という点から、非常にすぐ
れた素子といえる。そのため、電電を電源とするメータ
プルな機器に、数多く使われている。さらに、−こＯ低
消費電力という利点から、今後パイポーチ素子あるいは
、夏Ｍｏｌ素子の代替としてＯＩＩ要ｔｗ４待されてい
る。一方、最近では、低消費電力とを１う懺質Ｏ他に、
＾イスビード。高集積度なａｗｅｓ康子ＯＮ発も進めら
れている。そＯ結果、短ナヤ専ル長で、浅い拡散層０Ｍ
０８）チンジスタ素子が必要となりて會ている、拡散層
を浅くした場合、特に間層となるのに、拡散層、ＮＯ膠
シツンジスタ素子でいえば、ソース・ドレイシ層と、金
属配線、一般には、アル建ニウムもしくは、アにセエク
ム・シリコン含金（以下アル々シＶゴンとよぶ］とのコ
ンタクト時に、アルζニウムのシリフン基板への拡散係
数が割と大きいため、アル擢１？ムが、ソースψドレイ
ン層より下層まで拡散し、ＰＭジャンクシ冒ンを破壊し
てしまい、ＭＯ８素子として動作しないことがある。そ
こで、本発明では、拡散層を浅く、しかも上記にみられ
るアルミニウムの突き抜は現象を防ぐことができる０Ｍ
Ｏ８素子の製造方法である。
。周知のとおり、０Ｍ０Ｉ素子は、バイプーラ素子１Ｍ
０１素子に比べ１紙消費電力という点から、非常にすぐ
れた素子といえる。そのため、電電を電源とするメータ
プルな機器に、数多く使われている。さらに、−こＯ低
消費電力という利点から、今後パイポーチ素子あるいは
、夏Ｍｏｌ素子の代替としてＯＩＩ要ｔｗ４待されてい
る。一方、最近では、低消費電力とを１う懺質Ｏ他に、
＾イスビード。高集積度なａｗｅｓ康子ＯＮ発も進めら
れている。そＯ結果、短ナヤ専ル長で、浅い拡散層０Ｍ
０８）チンジスタ素子が必要となりて會ている、拡散層
を浅くした場合、特に間層となるのに、拡散層、ＮＯ膠
シツンジスタ素子でいえば、ソース・ドレイシ層と、金
属配線、一般には、アル建ニウムもしくは、アにセエク
ム・シリコン含金（以下アル々シＶゴンとよぶ］とのコ
ンタクト時に、アルζニウムのシリフン基板への拡散係
数が割と大きいため、アル擢１？ムが、ソースψドレイ
ン層より下層まで拡散し、ＰＭジャンクシ冒ンを破壊し
てしまい、ＭＯ８素子として動作しないことがある。そ
こで、本発明では、拡散層を浅く、しかも上記にみられ
るアルミニウムの突き抜は現象を防ぐことができる０Ｍ
Ｏ８素子の製造方法である。
＃Ｘ１図に、シリコン基板）ＯＭＯｊｉ工０の製造工程
の一例を示す０Ｍ型３Ω１基板１０１に、Ｂイオンを打
込み、熱処理拡散して作ったＰ−ウェル１０２さらに、
基板を選択的に酸化して形成した、フィールド増化ａ’
１０３８００〜１０００１のゲート酸化膜１０４．多結
晶シリコンでゲート電極１０５、を形成し、レジスト１
０６によって、Ｐ及びｙチャネル領域を別々にマスクし
゛、各々Ｂイオン及びＰイオンをイオン打込み装置によ
って基板に拡散し、Ｐ及びＮチャネルのソース・ドレイ
ン層１０７を形成する。（第１図（ＩＥ） ’）次に、
気相成長などによりシリコン酸化膜１０８を堆積し、拡
散層の一部に、フォトエツチング工程により、コンタク
トホール１０９を開孔する。
の一例を示す０Ｍ型３Ω１基板１０１に、Ｂイオンを打
込み、熱処理拡散して作ったＰ−ウェル１０２さらに、
基板を選択的に酸化して形成した、フィールド増化ａ’
１０３８００〜１０００１のゲート酸化膜１０４．多結
晶シリコンでゲート電極１０５、を形成し、レジスト１
０６によって、Ｐ及びｙチャネル領域を別々にマスクし
゛、各々Ｂイオン及びＰイオンをイオン打込み装置によ
って基板に拡散し、Ｐ及びＮチャネルのソース・ドレイ
ン層１０７を形成する。（第１図（ＩＥ） ’）次に、
気相成長などによりシリコン酸化膜１０８を堆積し、拡
散層の一部に、フォトエツチング工程により、コンタク
トホール１０９を開孔する。
（第１図（Ａ））、さらに、スパッタ蒸着などによりア
ルミニウム（アル建シリコン）等を、堆積し同じくフォ
トエツチング工程により、上記拡散層１０７と、アルミ
ニウムの接続をとり、アルミニウム配線１１０を形成す
る。（第１図（Ｃ））以上のような方法をもって０Ｍ０
Ｂ素子は製造される。ところが、最近、スピード、微細
化のため拡散層の深さくＸノ とよぶ）を浅くする方向
にあるところが、アルミニウムは、シリコン基板に対し
て大きな同容を示す、そのため、第１図（ｊ）で示した
ように、アル＜ニウム１１０を形成後、シンクなどの熱
工程によって、アルミニウム１１０は、基板１０７（こ
こでは、拡散層に当る）と反応する。このときｄがアル
ミニウムと基板１０７の反応層より浅いと、アルミニウ
ムが、基板１０１に突き抜けてしまい、基板１０１と拡
散層１０７の！舅ジャンクシ冒ンは破壊され、正常なＭ
Ｏｓトランジスタとして働かない。そのため、従来の方
法ではＸノを、やみくもに浅くすることができなかった
。本発明はｓ’）を浅くできしかも、集積度も、従来の
製造方法と変らないすぐれたものである。第２図が、本
発明の０Ｍ０Ｂ工Ｏの製造工程の断面図である。Ｎ型基
板２０１に、Ｐ−ウェル２０２フイールド酸化膜２０３
．ゲート酸化Ｍ ２０４ ＋多結晶シリコンのゲート電
極２０５、を形成し、レジストあるいは、シリコンの酸
化もしくは窒化膜をマスク２０６として、Ｐチャネル２
’０７ 、 Ｍチャネル２０７に不純物をドープする。
ルミニウム（アル建シリコン）等を、堆積し同じくフォ
トエツチング工程により、上記拡散層１０７と、アルミ
ニウムの接続をとり、アルミニウム配線１１０を形成す
る。（第１図（Ｃ））以上のような方法をもって０Ｍ０
Ｂ素子は製造される。ところが、最近、スピード、微細
化のため拡散層の深さくＸノ とよぶ）を浅くする方向
にあるところが、アルミニウムは、シリコン基板に対し
て大きな同容を示す、そのため、第１図（ｊ）で示した
ように、アル＜ニウム１１０を形成後、シンクなどの熱
工程によって、アルミニウム１１０は、基板１０７（こ
こでは、拡散層に当る）と反応する。このときｄがアル
ミニウムと基板１０７の反応層より浅いと、アルミニウ
ムが、基板１０１に突き抜けてしまい、基板１０１と拡
散層１０７の！舅ジャンクシ冒ンは破壊され、正常なＭ
Ｏｓトランジスタとして働かない。そのため、従来の方
法ではＸノを、やみくもに浅くすることができなかった
。本発明はｓ’）を浅くできしかも、集積度も、従来の
製造方法と変らないすぐれたものである。第２図が、本
発明の０Ｍ０Ｂ工Ｏの製造工程の断面図である。Ｎ型基
板２０１に、Ｐ−ウェル２０２フイールド酸化膜２０３
．ゲート酸化Ｍ ２０４ ＋多結晶シリコンのゲート電
極２０５、を形成し、レジストあるいは、シリコンの酸
化もしくは窒化膜をマスク２０６として、Ｐチャネル２
’０７ 、 Ｍチャネル２０７に不純物をドープする。
（第２図（α））、先のゲ□−ト電極２０５の上層部を
ライト酸化して５００〜１０００１の酸化膜２０８を形
成後ゲート酸化膜２０４にコンタクトホールな開孔し多
結晶シリコンを、５００〜２０００１程度堆積しコンタ
クト部に、コンタクトホールより大きくフォトエツチン
グ形成したのが２０９である。次に、気相成長等で、３
０００〜６０００Ｘシリコン酸化膜２１０を堆積し、も
う−Ｍｌ’チャネル領域にコンタクトホールを形成し、
多結晶シリコン２０９を通してＰ散拡散層２０７に、Ｐ
型不純物であるＢイオンを拡散する。
ライト酸化して５００〜１０００１の酸化膜２０８を形
成後ゲート酸化膜２０４にコンタクトホールな開孔し多
結晶シリコンを、５００〜２０００１程度堆積しコンタ
クト部に、コンタクトホールより大きくフォトエツチン
グ形成したのが２０９である。次に、気相成長等で、３
０００〜６０００Ｘシリコン酸化膜２１０を堆積し、も
う−Ｍｌ’チャネル領域にコンタクトホールを形成し、
多結晶シリコン２０９を通してＰ散拡散層２０７に、Ｐ
型不純物であるＢイオンを拡散する。
（第２図（ｈ））
さらに、Ｍチャネル側にコンタクトホールを開孔し、レ
ジストあるいは、窒化シリコン膜などをマスク２１１ｋ
にし、Ｐイオン、ムーイオン等をドープする。（第２図
（Ｃ）） 最後に、上記のマスク材２１１を除去し、ア
ルンシリコン２１２を、スパッタ蒸着し、エツチングし
てソース・ドレインとのコンタクトが終了する。（第２
図（ｔＬ））第２図（−）に、拡散層とのコンタクト部
を示す。本発明では、コンタクトをとる部分だけ、もう
一度拡散が入るので、ＭＯｌｌ）ランジスタのチャネル
部のＸノ （ここではｄ・）が浅くても、コンタクト部
のＸノであるｄがｄ・より深くなる。しかもアルミニウ
ム２１２は、多結晶シリコン２０９を介して、基板拡散
層２０９に、同容するので、従前に比べて、アルミニウ
ムの基板２０７の同容深さは浅くなりアル１ニウムの基
板下２０１までの突き抜けは、防ぐことができる。この
ように、コンタクト部に、多結晶シリコンを介すること
によって、チャネル拡散層の浅い、高集積度、ノ・イス
ビードなＣ１ＭＯ８素子が製造できる。
ジストあるいは、窒化シリコン膜などをマスク２１１ｋ
にし、Ｐイオン、ムーイオン等をドープする。（第２図
（Ｃ）） 最後に、上記のマスク材２１１を除去し、ア
ルンシリコン２１２を、スパッタ蒸着し、エツチングし
てソース・ドレインとのコンタクトが終了する。（第２
図（ｔＬ））第２図（−）に、拡散層とのコンタクト部
を示す。本発明では、コンタクトをとる部分だけ、もう
一度拡散が入るので、ＭＯｌｌ）ランジスタのチャネル
部のＸノ （ここではｄ・）が浅くても、コンタクト部
のＸノであるｄがｄ・より深くなる。しかもアルミニウ
ム２１２は、多結晶シリコン２０９を介して、基板拡散
層２０９に、同容するので、従前に比べて、アルミニウ
ムの基板２０７の同容深さは浅くなりアル１ニウムの基
板下２０１までの突き抜けは、防ぐことができる。この
ように、コンタクト部に、多結晶シリコンを介すること
によって、チャネル拡散層の浅い、高集積度、ノ・イス
ビードなＣ１ＭＯ８素子が製造できる。
第１図（ｌＬ）〜Ｃｄ）は、従来のシリコンゲートのＯ
ＭＯ！１１０の製造方法の一例を示す図。第２図（α）
〜（＃）は、本発明の０ＭＯ８工Ｏの製造方法を示すＦ
ｉ：ｉ。 以 上 出願人 株式会社鰍訪精工舎 代理人 弁理士 最上 務 打１図
ＭＯ！１１０の製造方法の一例を示す図。第２図（α）
〜（＃）は、本発明の０ＭＯ８工Ｏの製造方法を示すＦ
ｉ：ｉ。 以 上 出願人 株式会社鰍訪精工舎 代理人 弁理士 最上 務 打１図
Claims (1)
- 相補曹金属酸化物亭導体素子（以下ＱＭＯＩ素子とよぶ
）の製造方法に於いて、基板と金属配線とＯコンメタト
部Ｏ形威時に、コンタクトネールを形成し該基板の一部
を露出させし俵、多結晶シリコンを堆積し、ｌｌｌＯＭ
Ｏ５ｌ素子□？チャネル領域に、該多結晶シリコンを逓
してデ蓋不純物を該基板に拡散し、夏チャネル領域に鵡
多結晶ｙ ９ ：ｙンを通してＭ臘不純物を該基板に拡
散し、金属層を形成し、該金属層をパターニングし、金
層配線とし該Ｐチャネル及び夏チャネル拡散層と験多結
晶シリコンを介して、コンタクトさせることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098604A JPS58183A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098604A JPS58183A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58183A true JPS58183A (ja) | 1983-01-05 |
Family
ID=14224203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098604A Pending JPS58183A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58183A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739544A (en) * | 1980-08-20 | 1982-03-04 | Towa Seimitsu Kogyo Kk | Arranging equipment of semiconductor frame |
| JPS62154777A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体装置 |
| JPS63131564A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 出力保護回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191675A (ja) * | 1975-02-07 | 1976-08-11 | ||
| JPS51126055A (en) * | 1975-04-25 | 1976-11-02 | Hitachi Ltd | Contact part formation method in semi-conductor accumulation circuit |
| JPS51134566A (en) * | 1975-05-17 | 1976-11-22 | Fujitsu Ltd | Semiconductor unit manufacturing process |
-
1981
- 1981-06-25 JP JP56098604A patent/JPS58183A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191675A (ja) * | 1975-02-07 | 1976-08-11 | ||
| JPS51126055A (en) * | 1975-04-25 | 1976-11-02 | Hitachi Ltd | Contact part formation method in semi-conductor accumulation circuit |
| JPS51134566A (en) * | 1975-05-17 | 1976-11-22 | Fujitsu Ltd | Semiconductor unit manufacturing process |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739544A (en) * | 1980-08-20 | 1982-03-04 | Towa Seimitsu Kogyo Kk | Arranging equipment of semiconductor frame |
| JPS62154777A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体装置 |
| JPS63131564A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 出力保護回路 |
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