JPS58184898A - 情報伝送装置 - Google Patents
情報伝送装置Info
- Publication number
- JPS58184898A JPS58184898A JP6902982A JP6902982A JPS58184898A JP S58184898 A JPS58184898 A JP S58184898A JP 6902982 A JP6902982 A JP 6902982A JP 6902982 A JP6902982 A JP 6902982A JP S58184898 A JPS58184898 A JP S58184898A
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- JP
- Japan
- Prior art keywords
- address
- word
- circuit
- synchronization
- synchronizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
- H04Q9/14—Calling by using pulses
- H04Q9/16—Calling by using pulses by predetermined number of pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明に、送信装置と受信装置を有する非同期型サイ
クリック形式の情報伝送装置に関するものでめる０ 従来この種の装置として纂１図に示すものがめった。図
において、（ｌ］は送信装置、（２）に受（１！装置、
ｎＱｌｔ’ｚクロック、（１１−１） 、 （１１−２
） ・−（１１−ｎ） ｒ［データ入力器、（６）にデ
ータ入力器（１１−１）、・・・（１１−ｎ）の入力デ
ータに対してアドレスを設定するアドレス設定器、（Ｌ
３ｒＸ同期信号を出力する同期信号回路、Ｑ４ホ入カデ
〜りに所定符号を付加して伝送ワードを構成し並列信号
から直列信号に変換する並直列変換器、（至）は変調器
、ＱＤは復調器、（２）に復調器■からの直列１ｇ号を
並列信号に変換して所定符号の検出を行う直並列変換器
、翰ａ同期信号を検出する同期検出回路、＆４ｉクロッ
ク、＠ニアドレスの復号ダ行う分配器、（２６−１）
、 （２６−２） ＝ （２６−ｎ） ｒＸデータ出力
器である。
クリック形式の情報伝送装置に関するものでめる０ 従来この種の装置として纂１図に示すものがめった。図
において、（ｌ］は送信装置、（２）に受（１！装置、
ｎＱｌｔ’ｚクロック、（１１−１） 、 （１１−２
） ・−（１１−ｎ） ｒ［データ入力器、（６）にデ
ータ入力器（１１−１）、・・・（１１−ｎ）の入力デ
ータに対してアドレスを設定するアドレス設定器、（Ｌ
３ｒＸ同期信号を出力する同期信号回路、Ｑ４ホ入カデ
〜りに所定符号を付加して伝送ワードを構成し並列信号
から直列信号に変換する並直列変換器、（至）は変調器
、ＱＤは復調器、（２）に復調器■からの直列１ｇ号を
並列信号に変換して所定符号の検出を行う直並列変換器
、翰ａ同期信号を検出する同期検出回路、＆４ｉクロッ
ク、＠ニアドレスの復号ダ行う分配器、（２６−１）
、 （２６−２） ＝ （２６−ｎ） ｒＸデータ出力
器である。
次に動作について説明する。送信装置１１１ ｆ１１１
１Ｊ作について説明する。データ入力器（１１−１）・
・・（１１−ｎ）により取込まれた各入力データ（例え
ば１０ビツトヲ有する）にアドレス設定器（６）によっ
て宛先に応じて順次アドレス？付加される０このとき、
アドレス設定器ａ２はクロック１０１のパルス数により
１ワードの伝送ワード（例えば４４ピツドを有する）毎
にデータ入力器（１１−１）・・・（１１−ｎ ）會順
次走査している。同時に、クロック（ω）のパルス数に
基づいて、並直列変換器０４ｒｌアドレス設定器（２）
が出力するアドレスの付加した入力データにビットエラ
ー検出等の所足符号ケ付与し４４ビツトの情報ワードを
作成した後、直列信号に変換してシフトパルスに従って
１ビツト毎に変調器（至）へ導（〇一方、送信装置ｆｌ
＋と受信装置（２）ホ非同期のため、クロック（１０）
とクロック＠内部にある水晶発振器に生じる誤差を考慮
して３２ワード毎（即ち３２Ｘ ４４＋２２ピツト毎）
にクロック（財）の補正をして同期修正する必要がめる
。そのため、同期信号回路−にアドレス設定器（２）か
ら３２ワード毎に走査信号音もらい同期信号として４４
ビツトから成る同期ワードを作成し並直列変換器α→へ
導出する。このとき、並直列変換器←４に直列信号に変
換してりｐツク叫のシフトパルスに従って１ビツト毎に
変調器（至）へ導く。
１Ｊ作について説明する。データ入力器（１１−１）・
・・（１１−ｎ）により取込まれた各入力データ（例え
ば１０ビツトヲ有する）にアドレス設定器（６）によっ
て宛先に応じて順次アドレス？付加される０このとき、
アドレス設定器ａ２はクロック１０１のパルス数により
１ワードの伝送ワード（例えば４４ピツドを有する）毎
にデータ入力器（１１−１）・・・（１１−ｎ ）會順
次走査している。同時に、クロック（ω）のパルス数に
基づいて、並直列変換器０４ｒｌアドレス設定器（２）
が出力するアドレスの付加した入力データにビットエラ
ー検出等の所足符号ケ付与し４４ビツトの情報ワードを
作成した後、直列信号に変換してシフトパルスに従って
１ビツト毎に変調器（至）へ導（〇一方、送信装置ｆｌ
＋と受信装置（２）ホ非同期のため、クロック（１０）
とクロック＠内部にある水晶発振器に生じる誤差を考慮
して３２ワード毎（即ち３２Ｘ ４４＋２２ピツト毎）
にクロック（財）の補正をして同期修正する必要がめる
。そのため、同期信号回路−にアドレス設定器（２）か
ら３２ワード毎に走査信号音もらい同期信号として４４
ビツトから成る同期ワードを作成し並直列変換器α→へ
導出する。このとき、並直列変換器←４に直列信号に変
換してりｐツク叫のシフトパルスに従って１ビツト毎に
変調器（至）へ導く。
変調器（至）へ導かれた伝送ワードに例えば周波数シフ
ト変３４（基準周波数ｆＫ対して各ビットにＸ９′θ′
ならｆ−ｆ、ヘルツ、′１１ならｆ十ｆ１ヘルツでｉｌ
” Ｉ’。
ト変３４（基準周波数ｆＫ対して各ビットにＸ９′θ′
ならｆ−ｆ、ヘルツ、′１１ならｆ十ｆ１ヘルツでｉｌ
” Ｉ’。
送信）されて受信装置（２）へ伝送される０次に受信装
置（２）の動作について説明する。受信イ百号ｋ（ｌｓ
ｔｌｉｌＩ器（２）で受信符号に復調し、直並列変換ジ
与えられたシフトパルスにより受信符号ｔ−１ビツトづ
つ入力してシフトレジスタに書き込む。受信符号が１ワ
一ド長分（例では４４ビツト）シフトレジスタに１＠込
まれた時点で同期検出回路（至）が動作し、直並列変換
器（２）の出力が同期ワードのパターンかどうかチェッ
クする。同期ワードのパターンであればクロック０４？
補正し、同期修正を行う０また、受信符号が情報ワード
であれば、直並列変換器翰μ受信符号から所定符号であ
るビットエラー検出等を行つ几後アドレス分分配器（２
）に与える。分配器に）で復号されたアドレスによりデ
ータ出力器（２６−１） 、 （２６−２）、＝・（２
６−ｎ）のうち該当アドレスのデータ出力器のみ受信デ
ータ受付可能令となり、直並列ｆ換器υからのデータ（
１０ビツト）を受は取り出力する。
置（２）の動作について説明する。受信イ百号ｋ（ｌｓ
ｔｌｉｌＩ器（２）で受信符号に復調し、直並列変換ジ
与えられたシフトパルスにより受信符号ｔ−１ビツトづ
つ入力してシフトレジスタに書き込む。受信符号が１ワ
一ド長分（例では４４ビツト）シフトレジスタに１＠込
まれた時点で同期検出回路（至）が動作し、直並列変換
器（２）の出力が同期ワードのパターンかどうかチェッ
クする。同期ワードのパターンであればクロック０４？
補正し、同期修正を行う０また、受信符号が情報ワード
であれば、直並列変換器翰μ受信符号から所定符号であ
るビットエラー検出等を行つ几後アドレス分分配器（２
）に与える。分配器に）で復号されたアドレスによりデ
ータ出力器（２６−１） 、 （２６−２）、＝・（２
６−ｎ）のうち該当アドレスのデータ出力器のみ受信デ
ータ受付可能令となり、直並列ｆ換器υからのデータ（
１０ビツト）を受は取り出力する。
ｌＩ２図に、伝送リード構成を示す。（ａ）框同期ワー
ドでろり、１ピツ□ト目と４４ビツト目が １ で以外
σ１０１からなる自足符号ノくターン、（ｂ）ｆｉ情報
ワードであり、アイドルビット、フラグビット、アドレ
スビット（５ビツト）、データビット（１０ビツト）、
パリティビット（２ビツト）、反転ビット（２１ビツト
）を有する４４ビツトで構成されている。また、（ｃ）
ｔ！伝送ワードのフレーム構成を示している。
ドでろり、１ピツ□ト目と４４ビツト目が １ で以外
σ１０１からなる自足符号ノくターン、（ｂ）ｆｉ情報
ワードであり、アイドルビット、フラグビット、アドレ
スビット（５ビツト）、データビット（１０ビツト）、
パリティビット（２ビツト）、反転ビット（２１ビツト
）を有する４４ビツトで構成されている。また、（ｃ）
ｔ！伝送ワードのフレーム構成を示している。
従来の情報伝送装置に１同期修正のための同期信号回路
が３２ワード毎にアドレス設定器から走査信号を受信す
るように構成されていたので、アドレス設定器に接続で
きるデータ入力器の数に最大３１に制限さ名、従って情
報ワードａｊｌ大３１ワードしか伝送できないという欠
点がめった。
が３２ワード毎にアドレス設定器から走査信号を受信す
るように構成されていたので、アドレス設定器に接続で
きるデータ入力器の数に最大３１に制限さ名、従って情
報ワードａｊｌ大３１ワードしか伝送できないという欠
点がめった。
この発明に上記のような従来のものの欠点ケ除去するこ
とを目的になされたもので、アドレス設定器の設定アド
レスと無関係に一足周期毎に同期基準パルスを発生する
回路を設け、このパルスが発生されたとき同期信号を割
り込ませることにより、情報ワードの伝送ワード数音同
期修正のための一足周期に関係なく増加できる情報伝送
装置を提供するものでおる。
とを目的になされたもので、アドレス設定器の設定アド
レスと無関係に一足周期毎に同期基準パルスを発生する
回路を設け、このパルスが発生されたとき同期信号を割
り込ませることにより、情報ワードの伝送ワード数音同
期修正のための一足周期に関係なく増加できる情報伝送
装置を提供するものでおる。
以下、この発明の一笑施例會図について説明す６０４４
３図において、００に一定間期毎に同期基準パルスを発
生して同期信号回路（１３に与える同期基準回路である
。
３図において、００に一定間期毎に同期基準パルスを発
生して同期信号回路（１３に与える同期基準回路である
。
次に、冥加例の動作について説明する。送信装置（１）
について、データ入力器（１１−１）、 （１１−２）
、・・・。
について、データ入力器（１１−１）、 （１１−２）
、・・・。
（１１−ｎ）に入力された各データ１０ビツトσ、クロ
ック叫の１ワード４４ピツトに相当するパルス数に伴っ
て、アドレス設足器叫により伝送ワード毎に走査をれ、
宛先データ出力器（２６−１） 、 （２６−４） 。
ック叫の１ワード４４ピツトに相当するパルス数に伴っ
て、アドレス設足器叫により伝送ワード毎に走査をれ、
宛先データ出力器（２６−１） 、 （２６−４） 。
・・・、（２６−ｎ）Ｋ対するアドレスが順次付加され
る＠アドレスの付加されたデータに並直列変換器ａ４で
所足付号が付方０され、４４ビツトから成る情報ワード
に作成され、クロック＋１（１のシフトパルスに従って
１ビツト毎に変調器（至）へ出力される。
る＠アドレスの付加されたデータに並直列変換器ａ４で
所足付号が付方０され、４４ビツトから成る情報ワード
に作成され、クロック＋１（１のシフトパルスに従って
１ビツト毎に変調器（至）へ出力される。
一方、クロック（ＩＯ）は同期基準回路αｅＶｃ％与え
られる。同期基準回路ａＩａクロックｆｌＱＩのパルス
数が３２ワードに相当する毎に、同期信号回路（至）へ
同期基準パルス會出力する０同期信号回路αＩｒＸ同期
基準パルスを受けると、同期信号として４４ビツトとか
ら放る同期ワード（第２図偽）に示す）全作成しアドレ
ス股足器０２の出力に対して並直列変換器０４）に同期
ワードを割り込ませる。このとき、並直列変換器α４は
クロック（１０）のシフトパルスに従って１ビツト毎に
変調器（至）へ出力する。
られる。同期基準回路ａＩａクロックｆｌＱＩのパルス
数が３２ワードに相当する毎に、同期信号回路（至）へ
同期基準パルス會出力する０同期信号回路αＩｒＸ同期
基準パルスを受けると、同期信号として４４ビツトとか
ら放る同期ワード（第２図偽）に示す）全作成しアドレ
ス股足器０２の出力に対して並直列変換器０４）に同期
ワードを割り込ませる。このとき、並直列変換器α４は
クロック（１０）のシフトパルスに従って１ビツト毎に
変調器（至）へ出力する。
ｆ調器０９へ導かれた伝送ワードに周波数シフト変調さ
れて受信装置（２）へ伝送される。
れて受信装置（２）へ伝送される。
受信装置ｔ２１の動作についてに、従来例と同様でろる
０ 以上のタイミング全第４図に示す。図において、伝送ワ
ードに同期ワード全３２ワード毎に送出するが、情報ワ
ードにアドレス設置器０で走査したアドレスが伝送アド
レスとして送出される０従って、情報ワード′ｔｌ″４
４ビットで構成し、データがｌＯピッ）ｋ有する場合、
情報伝送装置のシステム仕様によるが、例えばアドレス
に８ビツト全使用すればＺ” −１＝ ２５５ 、即ち
最大２５５ワードの情報ワードを伝送することができる
Ｌここで−１は同期ワードが先頭から８ビツト’ｔｏｏ
ｏｏｏｏｏ ’ ｖ使用しているためでろ／）０ なお、上記実施例では、データｌＯビット、１ワード４
４ビツト、アドレス８ビツトとして説明したが、これら
に情報伝送装置のシステム設計により任意のものである
。
０ 以上のタイミング全第４図に示す。図において、伝送ワ
ードに同期ワード全３２ワード毎に送出するが、情報ワ
ードにアドレス設置器０で走査したアドレスが伝送アド
レスとして送出される０従って、情報ワード′ｔｌ″４
４ビットで構成し、データがｌＯピッ）ｋ有する場合、
情報伝送装置のシステム仕様によるが、例えばアドレス
に８ビツト全使用すればＺ” −１＝ ２５５ 、即ち
最大２５５ワードの情報ワードを伝送することができる
Ｌここで−１は同期ワードが先頭から８ビツト’ｔｏｏ
ｏｏｏｏｏ ’ ｖ使用しているためでろ／）０ なお、上記実施例では、データｌＯビット、１ワード４
４ビツト、アドレス８ビツトとして説明したが、これら
に情報伝送装置のシステム設計により任意のものである
。
以上のようにこの発明によれば、−足周期毎に同期基準
パルスを発生する回路を設け、同期基準パルスに従って
同期信号回路ａアドレス設足器と関係なく動作するよう
に構成したので、データ入力器の数の制限になくなり、
情報ワードの伝送ワード数を同期修正のための一足周期
に関係なく増加できる情報伝送装置が得られる効果がめ
る０
パルスを発生する回路を設け、同期基準パルスに従って
同期信号回路ａアドレス設足器と関係なく動作するよう
に構成したので、データ入力器の数の制限になくなり、
情報ワードの伝送ワード数を同期修正のための一足周期
に関係なく増加できる情報伝送装置が得られる効果がめ
る０
ＷＸ１図に従来の情報伝送装ｆｋ’ｆ−示すブロック図
、第２図に従来の情報伝送装置の伝送ワード構成図、第
３図にこの発明に係る情報伝送装置の一実施例【示すブ
ロック図、第４図にこの発明に係る情報伝送装置の伝送
ワード構成図である。 図において、ｉｌ＋に送信、１装置、（２）に受信装置
、（１０）にクロック、（１１−１）、 （１１−２）
、−、（１１−１ｎ）Ｈデータ入力器、０２にアドレス
設足器、Ｑ３に同期信号回路、（１４１は並直列変換器
、０絹Ｉ調器、αＩに同期基準回路、ｃ２υは復調器、
＠は直並列変換器、＠は同期検出回路、（至）はクロッ
ク、に）ａ分配器、（２６−１）。 （２６−２）、 ・、 （２６−ｎ） ｒＺデータ出力
器でろるＯなお、図中、同一符号は同一、又は相当部分
を示す。 代理人 葛野信−
、第２図に従来の情報伝送装置の伝送ワード構成図、第
３図にこの発明に係る情報伝送装置の一実施例【示すブ
ロック図、第４図にこの発明に係る情報伝送装置の伝送
ワード構成図である。 図において、ｉｌ＋に送信、１装置、（２）に受信装置
、（１０）にクロック、（１１−１）、 （１１−２）
、−、（１１−１ｎ）Ｈデータ入力器、０２にアドレス
設足器、Ｑ３に同期信号回路、（１４１は並直列変換器
、０絹Ｉ調器、αＩに同期基準回路、ｃ２υは復調器、
＠は直並列変換器、＠は同期検出回路、（至）はクロッ
ク、に）ａ分配器、（２６−１）。 （２６−２）、 ・、 （２６−ｎ） ｒＺデータ出力
器でろるＯなお、図中、同一符号は同一、又は相当部分
を示す。 代理人 葛野信−
Claims (1)
- 受信側へ送信される複数の信号に対してアドレスを設定
するアドレス設定器と、一定周期毎に同期基準パルスを
発生する回路と、上記同期基準ノ（ルスを受けると上記
アドレス設定器の設定アト°レスと関係なく動作して上
記アドレス設定器の出力に対して同期信号を割り込ませ
る同期信号回路とを備えた情報伝送装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6902982A JPS58184898A (ja) | 1982-04-22 | 1982-04-22 | 情報伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6902982A JPS58184898A (ja) | 1982-04-22 | 1982-04-22 | 情報伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184898A true JPS58184898A (ja) | 1983-10-28 |
Family
ID=13390742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6902982A Pending JPS58184898A (ja) | 1982-04-22 | 1982-04-22 | 情報伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184898A (ja) |
-
1982
- 1982-04-22 JP JP6902982A patent/JPS58184898A/ja active Pending
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