JPS58186854A - Ｒａｓ機能自動検査方式 - Google Patents
Ｒａｓ機能自動検査方式Info
- Publication number
- JPS58186854A JPS58186854A JP57068376A JP6837682A JPS58186854A JP S58186854 A JPS58186854 A JP S58186854A JP 57068376 A JP57068376 A JP 57068376A JP 6837682 A JP6837682 A JP 6837682A JP S58186854 A JPS58186854 A JP S58186854A
- Authority
- JP
- Japan
- Prior art keywords
- test
- program
- processing unit
- central processing
- test program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マイクロプログラム制御方式の計算機システ
ムの中央処理装置ＣＰＵ１内蔵チヤネルＣＨまたはフロ
ントエンドＦＥ、及び監視装置ＳｖＰが持つＲＡＳ （
信頼度、使用可態度、保守容易度）機能を自動検査する
方式に関する。
ムの中央処理装置ＣＰＵ１内蔵チヤネルＣＨまたはフロ
ントエンドＦＥ、及び監視装置ＳｖＰが持つＲＡＳ （
信頼度、使用可態度、保守容易度）機能を自動検査する
方式に関する。
技術の背景
ＲＡＳ機能のチェックは、従来人手により行なわれてい
る。例えばオペレータが主記憶ＭＳにテストプログラム
を格納し、プログラムを走らせ適当な所でストップさせ
、ＣＰＵ、ＦＢなどのバックパネルのピンをアースに落
とし又は電源へ引上（θ″、 ′１”に縮退させ）て
インプリメントされているＲＡＳ機能を動作させ、それ
により生じる割込み情報、ロギング情報をオペレータが
目視、チェックする。
る。例えばオペレータが主記憶ＭＳにテストプログラム
を格納し、プログラムを走らせ適当な所でストップさせ
、ＣＰＵ、ＦＢなどのバックパネルのピンをアースに落
とし又は電源へ引上（θ″、 ′１”に縮退させ）て
インプリメントされているＲＡＳ機能を動作させ、それ
により生じる割込み情報、ロギング情報をオペレータが
目視、チェックする。
従来技術と問題点
このような手作業では勿論時間がか＼す、充分なテスト
は行なえない。
は行なえない。
一般にＣＰＵとそれを監視するＳＶＰとの間にはセンス
／コントロールといったインタフェース機能がある。こ
れを第１図に破線Ｓ／Ｃで示す。
／コントロールといったインタフェース機能がある。こ
れを第１図に破線Ｓ／Ｃで示す。
このインタフェース機能の中にＣＰＵ、ＦＢのレジスタ
レベルの詳細なハード情報をスキャンアウトするスキャ
ンイン／アウト機能がある。このスキャンイン／アウト
機能はそれぞれのプロセッサ（ＣＰＵ、ＦＥ）に対して
スキャンループのインタフェースを持つ。スキャンルー
プＳＬは各プロセッサのプリント板単位に張られており
、スキャンアドレスａ （１，２・・・・・・は相互
を区別する添字）とスキャンカウントｎを指示すること
によりＳｖＰから見えるスキャンレジスタＳ −Ｒｅｇ
を介して各プリント板内、レジスタレベルの情報のセ・
ノド／リセットが可能である。スキャンレジスタは複数
個、本例では８個のフリップフロップＦＦからなり、カ
ウント数ｎは何番目ＯＦＦかを指示する。
レベルの詳細なハード情報をスキャンアウトするスキャ
ンイン／アウト機能がある。このスキャンイン／アウト
機能はそれぞれのプロセッサ（ＣＰＵ、ＦＥ）に対して
スキャンループのインタフェースを持つ。スキャンルー
プＳＬは各プロセッサのプリント板単位に張られており
、スキャンアドレスａ （１，２・・・・・・は相互
を区別する添字）とスキャンカウントｎを指示すること
によりＳｖＰから見えるスキャンレジスタＳ −Ｒｅｇ
を介して各プリント板内、レジスタレベルの情報のセ・
ノド／リセットが可能である。スキャンレジスタは複数
個、本例では８個のフリップフロップＦＦからなり、カ
ウント数ｎは何番目ＯＦＦかを指示する。
ａｌ、ａ２・・・・・・はスキャンループのナンバーを
示す。こうして希望のエラー状態をスキャンインし、エ
ラーデータをスキャンアウトすることができる。
示す。こうして希望のエラー状態をスキャンインし、エ
ラーデータをスキャンアウトすることができる。
またＣＰＵはマイクロ（μ）プログラム、ピコ（ｐｉｃ
ｏ）プログラムと言われるファームウェアにより命令処
理、ＭＣＩ割込み処理などの制御を行なっており、この
ファームウェアは第２図に示すようにアドレス比較、一
致した命令番地でのボルト（ＨＡＬＴ）機能を持ってい
る。この図でＵＣＲはマイクロコンベアレジスタ、Ｃ８
ＡＲはＣ８（コントロールスト−リッジ）のアドレスレ
ジスタ、ＣＯＭＰは比較器であり、アクセスされるＣ８
のアドレスがＵＣＲにセットされたアドレスと一致する
とＣＯＭＰはホルト信号を出力する。
ｏ）プログラムと言われるファームウェアにより命令処
理、ＭＣＩ割込み処理などの制御を行なっており、この
ファームウェアは第２図に示すようにアドレス比較、一
致した命令番地でのボルト（ＨＡＬＴ）機能を持ってい
る。この図でＵＣＲはマイクロコンベアレジスタ、Ｃ８
ＡＲはＣ８（コントロールスト−リッジ）のアドレスレ
ジスタ、ＣＯＭＰは比較器であり、アクセスされるＣ８
のアドレスがＵＣＲにセットされたアドレスと一致する
とＣＯＭＰはホルト信号を出力する。
発明の目的
本発明はこれらのスキャンイン／アウト機能およびアド
レスコンペアストップ機能を利用し、ＳＶＰ内にテスト
プログラムをロードし、擬慎的に希望するタイミングで
障害を発生させ、発生した障害に対する応答を監視する
事により、自動的にＲＡＳ機能が正常に動作するかどう
かをチェックしようとするものである。
レスコンペアストップ機能を利用し、ＳＶＰ内にテスト
プログラムをロードし、擬慎的に希望するタイミングで
障害を発生させ、発生した障害に対する応答を監視する
事により、自動的にＲＡＳ機能が正常に動作するかどう
かをチェックしようとするものである。
発明の構成
本発明は計算機システムの中央処理装置、フロントエン
ド、および監視装置が持つＲＡＳ機能の自動検査方式に
おいて、監視装置にＲＡＳ機能のテストプログラム、中
央処理装置が実行中のプログラムの各停止点アドレスを
格納するアドレステーブル、該プログラムの停止時に中
央処理装置へスキャンインするビットパターンを格納す
るエラー発生手順テーブル、およびこれらの停止点アド
レスとビットパターンとテストプログラムの組合せを格
納するテスト手順テーブルを用意し、検査に際して主記
憶へ前記テストプログラムをローデングして中央処理装
置に環境セットアツプを行なわせ、次いで前記停止点ア
ドレスを入力し、ホルトしたとき前記ピントパターンを
シフトインしかつクロックレリーズし、中央処理装置が
エラーストップとなったとき監視装置のマシンチェック
ハンドラーを作動させ、エラービット解析、バリデート
、中央処理装置の再起動を行なわせ、リトライ成功なら
ログ収集を行ないかつ結果チェックが良ならば次のテス
ト手順に入り、リトライ不成功または結果が不良等で中
央処理装置が動作停止したときは所定時間後に次のテス
ト手順に入ることを特徴とするが、次に実施例を参照し
ながらこれを詳細に説明する。
ド、および監視装置が持つＲＡＳ機能の自動検査方式に
おいて、監視装置にＲＡＳ機能のテストプログラム、中
央処理装置が実行中のプログラムの各停止点アドレスを
格納するアドレステーブル、該プログラムの停止時に中
央処理装置へスキャンインするビットパターンを格納す
るエラー発生手順テーブル、およびこれらの停止点アド
レスとビットパターンとテストプログラムの組合せを格
納するテスト手順テーブルを用意し、検査に際して主記
憶へ前記テストプログラムをローデングして中央処理装
置に環境セットアツプを行なわせ、次いで前記停止点ア
ドレスを入力し、ホルトしたとき前記ピントパターンを
シフトインしかつクロックレリーズし、中央処理装置が
エラーストップとなったとき監視装置のマシンチェック
ハンドラーを作動させ、エラービット解析、バリデート
、中央処理装置の再起動を行なわせ、リトライ成功なら
ログ収集を行ないかつ結果チェックが良ならば次のテス
ト手順に入り、リトライ不成功または結果が不良等で中
央処理装置が動作停止したときは所定時間後に次のテス
ト手順に入ることを特徴とするが、次に実施例を参照し
ながらこれを詳細に説明する。
発明の実施例
第３図は本発明の試験方式をハードウェアイメージで説
明する図、第４図はそのフローを示す図である。これら
の図に示すようにＳＶＰ内にはテスト手順、Ｃ５ＡＲお
よびＰＳＡテーブル（いずれも止めたいアドレスの一覧
表）、エラー発生手順（何番地にどういうピントパター
ンをスキャンインするかを示すもの）の各テーブル、お
よびＲＡＳ機能検査用テストプログラムが用意されてい
る。
明する図、第４図はそのフローを示す図である。これら
の図に示すようにＳＶＰ内にはテスト手順、Ｃ５ＡＲお
よびＰＳＡテーブル（いずれも止めたいアドレスの一覧
表）、エラー発生手順（何番地にどういうピントパター
ンをスキャンインするかを示すもの）の各テーブル、お
よびＲＡＳ機能検査用テストプログラムが用意されてい
る。
止めたいＣＳアドレスおよびＰＳ（ピコスト−レンジ）
アドレス（前者はマイクロ命令の、後者はピコ命令の各
所望停止点アドレス）はこれらのテーブルからＣＰＵの
レジスタＵＣＲ，ＰＡＣＲヘセットされ、またエラー発
生手順のビットパターンはＣＰＵのスキャンレジスタＳ
−Ｒｅｇヘセントされる。テスト手順はタイプ番号、
コンベアするｃｓ、ｐｓアドレスを格納しているＣ５Ａ
Ｒ，ＰＳＡ各テーブルのアドレスくいずれもｍで示す）
、エラー発生手順の何番目のビットパターンを使用する
かを示すエラー手順、何番目のテストプログラムを使用
するかを示すテストプロＮｏ、からなるテーブルまたは
マツプである。
アドレス（前者はマイクロ命令の、後者はピコ命令の各
所望停止点アドレス）はこれらのテーブルからＣＰＵの
レジスタＵＣＲ，ＰＡＣＲヘセットされ、またエラー発
生手順のビットパターンはＣＰＵのスキャンレジスタＳ
−Ｒｅｇヘセントされる。テスト手順はタイプ番号、
コンベアするｃｓ、ｐｓアドレスを格納しているＣ５Ａ
Ｒ，ＰＳＡ各テーブルのアドレスくいずれもｍで示す）
、エラー発生手順の何番目のビットパターンを使用する
かを示すエラー手順、何番目のテストプログラムを使用
するかを示すテストプロＮｏ、からなるテーブルまたは
マツプである。
試験に当っては先ずＭＳへ所要種類のテストプログラム
をロードする。このプログラムの言語はアセンブラレヘ
ルのものくマクロ命令）である。
をロードする。このプログラムの言語はアセンブラレヘ
ルのものくマクロ命令）である。
ＣＰＵのマクロプログラムを起動するとＭＳ上のテスト
プログラムが走行し、各テスト環境のセットアツプを行
なう。即ちテスト手順に従ってマイクロ、ピコ各プログ
ラムのストップアドレス（ピコの方は何処でもよいこと
もある）をレジスクＵＣＲ，ｐＡ、ＣＲヘセソトし、エ
ラー発生希望タイミングでアドレス比較、ボルトとする
。この状態をＳＶＰ側のテストプログラムが監視してお
り、ボルト発生でエラー発生手順のビットパターンをＳ
−Ｒｅｇを通してＣＰＵ内へスキャンインする。その
後クロックレリーズし、ＳＶＰでコンベア機能を解除し
再び起動をかりるとＣＰＵで該ビットパターンに従うハ
ードエラーが発生し、エラーストップＥＳＴＯＰとなる
。この状態はマシンが実際にエラーストップするのと同
しであり、従ってＳＶＰのマシンチェックハンドラＭＣ
Ｈが起動され、ロギングの収集、エラービット解析、エ
ラーリセット、ハリデート （Ｖａｌｉｄａｔｅ ：エ
ラーリセット）を行い、マイクロインタフェース（ＣＰ
ＵのＭＣＩ）へ起動を渡してマイクロプログラムを走ら
せる。なおＰＣＲはプログラム制御要求（Ｐｒｏｇｒａ
ｍ Ｃｏｎｔｒｏｊ Ｒｅｑｕｅｓｔ ）である。これ
によりμプロのリトライなどのＭＣＨルーチンが起動し
、リトライ、割込みなどが行なわれる。即ちＭＳ上のテ
ストプログラムが走行し始める。ＭＳ上のテストプログ
ラムには各別込み情報、コンディションコーＦＣＣ等の
チェックルーチンを入れておき、ｓｖｐ、ファームウェ
アのＭＣＨが正常に動作したかどうかを確認させる。正
常の場合は手順ＥＮＤの診断（Ｄｉａｇｎｏｓｅ）命令
８３××を、エラーの時はエラー表示のＤｉａｇｎｏｓ
ｅ命令８３Ｄ３を出し、ｓｖｐのテストプログラムは次
のテスト手順に入る。
プログラムが走行し、各テスト環境のセットアツプを行
なう。即ちテスト手順に従ってマイクロ、ピコ各プログ
ラムのストップアドレス（ピコの方は何処でもよいこと
もある）をレジスクＵＣＲ，ｐＡ、ＣＲヘセソトし、エ
ラー発生希望タイミングでアドレス比較、ボルトとする
。この状態をＳＶＰ側のテストプログラムが監視してお
り、ボルト発生でエラー発生手順のビットパターンをＳ
−Ｒｅｇを通してＣＰＵ内へスキャンインする。その
後クロックレリーズし、ＳＶＰでコンベア機能を解除し
再び起動をかりるとＣＰＵで該ビットパターンに従うハ
ードエラーが発生し、エラーストップＥＳＴＯＰとなる
。この状態はマシンが実際にエラーストップするのと同
しであり、従ってＳＶＰのマシンチェックハンドラＭＣ
Ｈが起動され、ロギングの収集、エラービット解析、エ
ラーリセット、ハリデート （Ｖａｌｉｄａｔｅ ：エ
ラーリセット）を行い、マイクロインタフェース（ＣＰ
ＵのＭＣＩ）へ起動を渡してマイクロプログラムを走ら
せる。なおＰＣＲはプログラム制御要求（Ｐｒｏｇｒａ
ｍ Ｃｏｎｔｒｏｊ Ｒｅｑｕｅｓｔ ）である。これ
によりμプロのリトライなどのＭＣＨルーチンが起動し
、リトライ、割込みなどが行なわれる。即ちＭＳ上のテ
ストプログラムが走行し始める。ＭＳ上のテストプログ
ラムには各別込み情報、コンディションコーＦＣＣ等の
チェックルーチンを入れておき、ｓｖｐ、ファームウェ
アのＭＣＨが正常に動作したかどうかを確認させる。正
常の場合は手順ＥＮＤの診断（Ｄｉａｇｎｏｓｅ）命令
８３××を、エラーの時はエラー表示のＤｉａｇｎｏｓ
ｅ命令８３Ｄ３を出し、ｓｖｐのテストプログラムは次
のテスト手順に入る。
なお第４図でＳｖＰ側の最初の「待ちＪ （ｗａｉｔ
）はＣＰＵ側のＥＣモード、ＤＡＴモード用等各環境セ
ントアンプを待つもので、セットアツプ完了でＤｉａｇ
８３ ｘ ｘが出る。これはＣＰＵ、ＳＶＰインタフェ
ース間のダイアグノス命令である。８３Ｄ３はエラーの
場合のダイアグノス命令で、これがでるとコンソールに
ＲＡＳ機能異常の表示が出る。８３××のときはＲＡＳ
機能正常で、次のテストに入る。何回かのりトライが全
て不成功であるとエキシジェントマシンチェソク（Ｅｘ
ｉｇｅｎｔＭＣＫ）がプロセシングダメージ（ＰＤ）と
なり、８３Ｄ３はこのとき及び結果チェック７がＯＫで
ないとき生ずる。
）はＣＰＵ側のＥＣモード、ＤＡＴモード用等各環境セ
ントアンプを待つもので、セットアツプ完了でＤｉａｇ
８３ ｘ ｘが出る。これはＣＰＵ、ＳＶＰインタフェ
ース間のダイアグノス命令である。８３Ｄ３はエラーの
場合のダイアグノス命令で、これがでるとコンソールに
ＲＡＳ機能異常の表示が出る。８３××のときはＲＡＳ
機能正常で、次のテストに入る。何回かのりトライが全
て不成功であるとエキシジェントマシンチェソク（Ｅｘ
ｉｇｅｎｔＭＣＫ）がプロセシングダメージ（ＰＤ）と
なり、８３Ｄ３はこのとき及び結果チェック７がＯＫで
ないとき生ずる。
第５図は第４図と同様な図で、ＳＶＰのテスト手順１で
ＣＰＵにエラー発生させ、ＣＰＵがボルトになるとＳＶ
ＰのＭＣＨが動作してエラービット解析、バリデート等
を行ない、リトライ可能なものであればＣＰＵにリトラ
イさせ、成功か否かを見る。成功ならＰＣＲロギング、
不成功ならＳｖＰのＭＣＨ作動、等となる。ＣＰＵの動
作の最後はダイアグノス命令となるが、異常動作でこの
命令さえでないことがある。この場合に備えてテストモ
ードではタイマ監視し、所定時間たってもダイアグナス
命令が出ない場合は自動的にＳＶＰ内のテストプログラ
ムが起動され次のテスト手順が走り出すようにする。こ
のときチェックストップに陥っているコードなどをスキ
ャンインし、正しいチェソクストソフ状態にあるか等を
チェ・７りする。
ＣＰＵにエラー発生させ、ＣＰＵがボルトになるとＳＶ
ＰのＭＣＨが動作してエラービット解析、バリデート等
を行ない、リトライ可能なものであればＣＰＵにリトラ
イさせ、成功か否かを見る。成功ならＰＣＲロギング、
不成功ならＳｖＰのＭＣＨ作動、等となる。ＣＰＵの動
作の最後はダイアグノス命令となるが、異常動作でこの
命令さえでないことがある。この場合に備えてテストモ
ードではタイマ監視し、所定時間たってもダイアグナス
命令が出ない場合は自動的にＳＶＰ内のテストプログラ
ムが起動され次のテスト手順が走り出すようにする。こ
のときチェックストップに陥っているコードなどをスキ
ャンインし、正しいチェソクストソフ状態にあるか等を
チェ・７りする。
０
第６図はｓｖｐのＭＣＩ内容情報をチェックしたい場合
、予めチェック箇所を定めておき、プログラムインタフ
ェースを介してテストプログラムにチェックを依頼する
方式を示す。この図のフラグコードとはエラーを生じた
プリント板はどれかを指示するものである。第７図は第
３図にも示したテスト手順を示しテスト内容には各種あ
ることを示す。
、予めチェック箇所を定めておき、プログラムインタフ
ェースを介してテストプログラムにチェックを依頼する
方式を示す。この図のフラグコードとはエラーを生じた
プリント板はどれかを指示するものである。第７図は第
３図にも示したテスト手順を示しテスト内容には各種あ
ることを示す。
発明の詳細
な説明したことから明らかなように、本発明ではコンベ
ア、スキャンイン、正常時ダイアグノス命令によるＳｖ
Ｐ起動など、既存システムが有する諸機能を利用して、
またＣＰＵの動作停止に対してタイマ監視して次テスト
手順に移らせることにより、任意のタイミングで各種の
エラーを次々と発生させ、その結果のチェックをプログ
ラムにより自動的に行なうことができ、人手を必要とし
ない利点がある。またテスト手順、エラー発生タイミン
グ、エラ一種類、およびテストプログラムはテーブル形
式で登録されており、テーブル再登１ 録であらゆるエラーの組合せ及びそのチェックが可能で
ある。またｓＶＰのＭＣＨの中に予めデハソグを意識し
たテストプログラムとのプログラムインタフェースを持
つことにより、細部のチェックも可能である。
ア、スキャンイン、正常時ダイアグノス命令によるＳｖ
Ｐ起動など、既存システムが有する諸機能を利用して、
またＣＰＵの動作停止に対してタイマ監視して次テスト
手順に移らせることにより、任意のタイミングで各種の
エラーを次々と発生させ、その結果のチェックをプログ
ラムにより自動的に行なうことができ、人手を必要とし
ない利点がある。またテスト手順、エラー発生タイミン
グ、エラ一種類、およびテストプログラムはテーブル形
式で登録されており、テーブル再登１ 録であらゆるエラーの組合せ及びそのチェックが可能で
ある。またｓＶＰのＭＣＨの中に予めデハソグを意識し
たテストプログラムとのプログラムインタフェースを持
つことにより、細部のチェックも可能である。
ＳＶＰによりＭＳにテストプログラムをローディングし
テストすることは既知であるが、このテストは正常動作
に対するそれでありＲＡＳ機能のテストではない。ＲＡ
Ｓの場合はＣＰＵがホルトしてしまい、これで制御はＭ
ＣＩに移ってＲＡＳ機能テストは中断してしまう。本発
明ではＣＰＵが動作停止所謂だんまりになってしまって
もＲＡＳテストの場合はタイマ監視していて例えば５秒
の予定時間が経過すると、次のテストプログラムをスタ
ートさせ、結果が停止となる各種テストを連続させて自
動的に実行できる。
テストすることは既知であるが、このテストは正常動作
に対するそれでありＲＡＳ機能のテストではない。ＲＡ
Ｓの場合はＣＰＵがホルトしてしまい、これで制御はＭ
ＣＩに移ってＲＡＳ機能テストは中断してしまう。本発
明ではＣＰＵが動作停止所謂だんまりになってしまって
もＲＡＳテストの場合はタイマ監視していて例えば５秒
の予定時間が経過すると、次のテストプログラムをスタ
ートさせ、結果が停止となる各種テストを連続させて自
動的に実行できる。
第１図はコンピュータシステムのｓｖＰ機能を説明する
図、第２図は同アドレス比較機能を説明する図、第３図
は本発明の試験方式を説明するブ２ ０ツク図、第４図〜第６図は同動作要領を説明するフロ
ーチャート、第７図はテスト手順を示すテーブルの説明
図である。 図面で、ＣＰＵは中央処理装置、ＦＢはフロントエンド
、ｓｖｐは監視装置、Ｃ３ＡＲ，ＰＳＡテーブルは停止
点アドレステーブルである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ３ 第１図 第２図 フ・ン千 ボルト
図、第２図は同アドレス比較機能を説明する図、第３図
は本発明の試験方式を説明するブ２ ０ツク図、第４図〜第６図は同動作要領を説明するフロ
ーチャート、第７図はテスト手順を示すテーブルの説明
図である。 図面で、ＣＰＵは中央処理装置、ＦＢはフロントエンド
、ｓｖｐは監視装置、Ｃ３ＡＲ，ＰＳＡテーブルは停止
点アドレステーブルである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ３ 第１図 第２図 フ・ン千 ボルト
Claims (1)
- 【特許請求の範囲】 計算機システムの中央処理装置、フロントエンド、およ
び監視装置が持つＲＡＳ機能の自動検査方式において、 監視装置にＲＡＳ機能のテストプログラム、中央処理装
置が実行中のプログラムの各停止点アドレスを格納する
アドレステーブル、該プログラムの停止時に中央処理装
置へスキャンインするビットパターンを格納するエラー
発生手順テーブル、およびこれらの停止点アドレスとビ
ットパターンとテストプログラムの組合せを格納するテ
スト手順テーブルを用意し、 検査に際して主記憶へ前記テストプログラムをコーディ
ングして中央処理装置に環境セットアツプを行なわせ、
次いで前記停止点アドレスを入力し、ホルトしたとき前
記ビットパターンをスキャンインしかつクロックレリー
ズし、中央処理装置がエラーストップとなったとき監視
装置のマシンチェックハンドラーを作動させ、エラービ
ット解析、ハリテート、中央処理装置の再起動を行なわ
せ、リトライ成功ならログ収集を行ないかつ結果チェッ
クが良ならば次のテスト手順に入り、す１−ライ不成功
または結果が不良等で中央処理装置が動作停止したとき
は所定時間後に次のテスト手順に入ることを特徴とする
ＲＡＳ機能自動検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068376A JPS58186854A (ja) | 1982-04-23 | 1982-04-23 | Ｒａｓ機能自動検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068376A JPS58186854A (ja) | 1982-04-23 | 1982-04-23 | Ｒａｓ機能自動検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58186854A true JPS58186854A (ja) | 1983-10-31 |
| JPS6223335B2 JPS6223335B2 (ja) | 1987-05-22 |
Family
ID=13371959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068376A Granted JPS58186854A (ja) | 1982-04-23 | 1982-04-23 | Ｒａｓ機能自動検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186854A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5262002B2 (ja) * | 2007-07-11 | 2013-08-14 | 富士通株式会社 | コンピュータ装置の試験方法及び装置及びプログラム |
-
1982
- 1982-04-23 JP JP57068376A patent/JPS58186854A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223335B2 (ja) | 1987-05-22 |
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