JPS5818788B2 - ホ−ルコウカソシ - Google Patents

Description

【発明の詳細な説明】 本発明はＳｉホール素子の特性の改良に関するものであ
る。

一般にホール素子は直角四辺形の半導体薄板から作られ
、一対の対向する二辺の近くに夫々電流端子をはｙ−辺
の長さに等しく設け、他の一対の対向する辺の中央部に
、夫々、出力を取り出すための微小な電圧端子を設けて
なる。

理想的な状態では電流端子に電流を流し、素子に印加す
る磁場が零の場合は、電圧端子に現われる出力は零であ
る。

実際には半導体の不均一さ、厚さの不均一さ端子の位置
が素子本体に対して非対称であったり等のために電流の
流れが一様でなく、磁場が零でも出力端子に不平衡電圧
が生じホール電圧に対して誤差となる。

しかし、近年の集積化回路プロセスの進歩により、ペレ
ットの状態での不平衡電圧はかなり低減された。

しかし、ペレットをパッケージするとき、即ち、ペレッ
トを金属フレームにペレット付けし、金属フレームにリ
ード線をポンディングした後、樹脂で成型する場合に、
ペレットに熱歪及び機械的歪が加わり、不平衡電圧が大
巾に増加する難点があった。

本発明の目的は組立中に起る不平衡電圧の増大を最小に
するものである。

不平衡電圧Ｖ。

が歪に敏感に変化する様子を考えてみる。

第１図にホール素子を示す。直角四辺形の半導体基板０
に電流端子１及び２を設け、ホール素子に制御電流を流
すべく、これに電源Ｅが接続されている。

３及び４はホール電圧出力端子であり、これには不平衡
電圧Ｖ。

を測定するために、内部抵抗の高い電圧計が接続されて
いる。

不平衡電圧Ｖ。

は破線で示したようなブリッジの等何回路で表わすこと
ができる。

Ｒｌｊはｉ、ｊ端子間の等価抵抗値を示し、ｖｏは次式
で表わされる歪が加わらない状態では とブリッジ回路の各等価回路の抵抗値は等しく、Ｖｏが
零になる。

実際には歪が加わると各抵抗成分は歪抵抗効果により変
化し、式（４）に従って■。

を生ずる。

歪抵抗効果の大きさを表わすのに縦力画歪効果係数、π
１と横方向歪効果係数π□がある。

半導体基板０の中で、等価回路抵抗Ｒ１ｊの方向のπ１
１７ｒｔが小さければ、Ｖｏの歪効果は小さくなる。

ｎ型Ｓｉの（１００）面内のπｌとπｔを第２図に示す
。

単位は１０ ’ ２ｃｎｉ／ ｄｙｎである。金集１
図に於て、歪感度の最大の方向、即ちＲ１３、及びＲ２
４の抵抗の方向に歪応力σが加ゎっ・たとすると、 式（１）と（２）より、 一般に、２〉（πｌ＋πｔ）σ であるからとなる。

素子本体０を（１００）血中に相対する一対の二辺の方
向が、＜ｏｉｏ＞他の一対の二辺の方向が＜１００＞な
る直角四辺形として製作すれば第２図と式（３）から不
平衡電圧の歪感度即ち１π１−πｔ１を最小になるよう
にすることができる。

こ〜において、Ｒ１４及びＲ２３の方向は＜ｎｏ：であ
る。

以下に本発明を実施例によって詳しく説明する。

厚さ３５μｍのＰ型Ｓｉの比抵抗２０Ω−酬の（ｉｏｏ
）結晶面のウェハの一面を鏡面になるよう研摩し、その
上に比抵抗１Ω−αの。

型Ｓｉをエピタキシャルに厚さ１０μｍ成長させた。

これを酸化雰囲気で１１００℃にて加熱し、表面に７０
０ＯＡの５ｉ０２膜を形成した。

ホトレジストの技術で第一のマスクを用いて、５ｉ０２
膜に穴をあけ、露出された部分にボロンを拡散してｎ型
エピタキシャル層を通してＰ型基板まで貫通させ、残っ
たｎ型エピタキシャル層をアイソレートし、そのアイソ
レートされた部分をホール素子として用いる。

本発明ではこのアイソレーションのパターンの結晶面内
での方向が重要である。

第３図に示すようにホール素子本体の四辺形５の一対の
二辺は＜０１０＞方向にあり、他の一対の二辺は＜１０
０＞方向にあるようにして、前述した様に等価回路の抵
抗値の方向のπｌ、πｔが最小になるようにした。

次に第２のマスクを用いて、ホール素子本体５の内部に
一対の電流端子６と一対の電圧端子７を半導体と電気的
に良好な接触を得るため、高濃度の燐を拡散させ、電極
接触部を設ける。

又この電極接触部にホトレジスト技術を用いて穴をあけ
、その部分にＡＩを蒸着して配線する。

なお第３図はまぎられしくなるのでＡｌの部分は記入し
てない。

ホール素子本体５の巾は５００μｍであり、電流端子６
間の距離は５００μｍであるペレット８の大きさは２ｍ
ｍ×２ｍｍであり、ホール素子本体５の他の部分にはト
ランジスタ、ダイオード及び抵抗等の集積回路が作られ
ている。

ペレットの切断にはレーザー加工機を用いた。

ペレットを金メッキした燐青銅フレームに４００℃で付
け、その後２０μｍの金線をワイヤボンドした後樹脂で
モールドした。

電流端子６間に５Ｖの電圧を印加して不平衡電圧■。

を測定したところｉｏｏケの内５０ケが、ＩＶｏｌく５
ｍＶであった。

同様の方法で作成した（１００）結晶面内に直角四辺形
の二辺が＜１１０＞方向になるように製作した素子は１
００ケの内５ヶが１Ｖｏ１く５ｍｖであり、＜ｉ ｏ
ｏ＞結晶軸方向に素子の二辺が向く様に製作して大巾な
特性改善が得られた。

【図面の簡単な説明】

第１図はホール素子及不平衡電圧の等価回路モデル図、
第２図はＳｉ （１００）面内に於ける歪（ピエソり
抵抗係数πｌ、πｔを表わす図、第３図は本発明のホー
ル素子の平面図である。 ０は半導体基板、１及び２は電流端子、３，４は電圧端
子、Ｅは電源電圧、Ｖｏは不平衡電圧、Ｒ１４ｙ Ｒ１
３、Ｒ２４２Ｒ２３はそれぞれ、１−４，１−３．２−
４．２−３間の等価回路抵抗、５はホール素子本体、６
は電流端子、７は電圧端子、８はシリコンペレットでア
ル。

Claims (1)

【特許請求の範囲】
1. １ 実質的にｎ型Ｓｉの（１００）結晶面を印加磁場に
   直交する面として用い、電流端子を結ぶ実質的な方向が
   ＜０１０＞又はこれと同等な方向で、それと直交する方
   向にホール電圧を取り出す端子を設けたことを特徴とす
   るホール効果素子。