JPS58188155A - ２層構造ｒｏｍ集積回路 - Google Patents
２層構造ｒｏｍ集積回路Info
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- JPS58188155A JPS58188155A JP57070960A JP7096082A JPS58188155A JP S58188155 A JPS58188155 A JP S58188155A JP 57070960 A JP57070960 A JP 57070960A JP 7096082 A JP7096082 A JP 7096082A JP S58188155 A JPS58188155 A JP S58188155A
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- Japan
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- rom
- polysilicon
- integrated circuit
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ＆集積回路のＲＯＭの構造に関する。
ＲＯＭは集積回路に頻繁に登場する回路であって主要な
構成要素となっており、集積回路においては多大なパタ
ーン面積を要するものである。
構成要素となっており、集積回路においては多大なパタ
ーン面積を要するものである。
従来、集積回路のＲＯＭはトランジスタ、あるいはダイ
オードのマトリックス構造によって構成されるが、一層
＊ａ、つまり、ひとつの平面に一詳のＲＯＭを構成する
のみであった。
オードのマトリックス構造によって構成されるが、一層
＊ａ、つまり、ひとつの平面に一詳のＲＯＭを構成する
のみであった。
本発明はＭＯ５集積回路において、２層構造により同一
平面に２つのＲＯＭを構成する、もしくは構造の異なっ
た２種のＲＯＭを混在させることにより、パターン面積
の縮少をすることが出来る、あるいは同一チップ面積と
いう条件のもとではＲＯＭの容−を増加させることが出
来る構造のＲＯＭを提供するものである。
平面に２つのＲＯＭを構成する、もしくは構造の異なっ
た２種のＲＯＭを混在させることにより、パターン面積
の縮少をすることが出来る、あるいは同一チップ面積と
いう条件のもとではＲＯＭの容−を増加させることが出
来る構造のＲＯＭを提供するものである。
第１図は多層配線シリコンゲート工程で出来た集積回路
の構造を示す断＠図の一例である。
の構造を示す断＠図の一例である。
第１図をＰチャネルの場合で説明する。１０゜１１はＰ
＋拡散でトランジスタのソースまたはドレインに相当す
る。１２はＰ＋のポリシリコンでトランジスタのゲート
に相当する。１４．ｆ５はアルミであってコンタクト部
分２１．２１’を通じてトランジスタに電源を供給した
り、信号を取り出している。１６はＮ＋もしくはＰ＋の
ポリシリコンで多層配線の役目をしており、コンタクト
部分２２を通してアルミ１５と電気的に接続している。
＋拡散でトランジスタのソースまたはドレインに相当す
る。１２はＰ＋のポリシリコンでトランジスタのゲート
に相当する。１４．ｆ５はアルミであってコンタクト部
分２１．２１’を通じてトランジスタに電源を供給した
り、信号を取り出している。１６はＮ＋もしくはＰ＋の
ポリシリコンで多層配線の役目をしており、コンタクト
部分２２を通してアルミ１５と電気的に接続している。
１３はＮ″′のシリコン基板である。１７゜１８．１９
．２０は二酸化シリコンによる絶縁膜である。以上、一
般的な多層配線シリコンゲート工程の構造を説明したが
、本発明に必要なＮ＠、及び要素は事実上、既に第１図
の中にそろっている。
．２０は二酸化シリコンによる絶縁膜である。以上、一
般的な多層配線シリコンゲート工程の構造を説明したが
、本発明に必要なＮ＠、及び要素は事実上、既に第１図
の中にそろっている。
本発明の２層構造ＲＯＭは第１のＲＯＭをトランジスタ
のマトリックスによって構成し、第２のＲＯＭ（ｐＰ＋
ポリシリコンとＭ＋ポリシリコンによるダイオードのマ
トリックスによって構成する。第１のＲＯＭに必要なト
ランジスタは第１図においてソースもしくはドレインに
相当するＰ＋拡散１０．１１とゲートのＰ１ポリシリコ
ン１２から基本的に構成されている。また第２のＲＯＭ
に必要なダイオードは第１図において１２のＰ＋ポリシ
リコンとＮ をドープした１６のポリシリコンの間でコ
ンタクトをとればその間でＰＮｔ＆合により形成される
。
のマトリックスによって構成し、第２のＲＯＭ（ｐＰ＋
ポリシリコンとＭ＋ポリシリコンによるダイオードのマ
トリックスによって構成する。第１のＲＯＭに必要なト
ランジスタは第１図においてソースもしくはドレインに
相当するＰ＋拡散１０．１１とゲートのＰ１ポリシリコ
ン１２から基本的に構成されている。また第２のＲＯＭ
に必要なダイオードは第１図において１２のＰ＋ポリシ
リコンとＮ をドープした１６のポリシリコンの間でコ
ンタクトをとればその間でＰＮｔ＆合により形成される
。
さて、ここで簡単にＲＯＭについて説明しておく。第２
図にＲＯＭの概念図を示す。ここでは横（Ｘ）方向にＭ
本、縦（Ｙ）方向にｙ本の信号ラインでマトリックスを
形成している。またここでＸ方向の信号ラインとＹ方向
の信号ラインの間に電気的なかかわりがある時、図では
黒くぬりつぶした丸い点で表現している。なお電気的な
かかわりとは必ずしも′電気的ショートを意味するもの
ではない。さて第２図においてＲＸｌ 、ＲＸ２ 、・
・・・・・・・・ＲＸＭはＸ方向に並ぶＭ本の信号ライ
ンＢ１〜ＢＭにそれぞれ接続された負荷抵抗である。Ｒ
Ｙｌ、ＲＹ２．・・・・・・ＲＹＮはＹ方向に並ぶＮ本
の信号ラインＡ１〜ＡＭにそれぞれ接続された負荷抵抗
である。６０はＹ方向の信号ラインを指定する番地の情
報をのせた信号である。３１はアドレスデコーダである
。Ｌｌ、Ｌ２．・・・・・・、ＬＭは読み出した（ｔｊ
号を記憶するラッチ回路群である。このとき（ＸＩＹ）
座標の点において電気的なかかわりがあるか否かにより
１もしくは０の情報として利用することができる。つま
り第２図において指定されたＹ番目の信号ラインムｙ（
１≦Ｙ≦Ｋ）がアドレスデコーダによりＨ１ｇｈレベル
になると、ＡＹの列の座標の交差する点における電気的
なかかわりあいによってラッチ回路Ｌ１．Ｌ２、・・・
・・・、ＬＭにはそれぞれの情報が書きこまれる。この
中でＸ（１≦Ｘ≦Ｍ）番目のラッチ＠路ＬＸの情報を読
みとれば（ｘ ｔ Ｙ）座標の情報を知り利用できる。
図にＲＯＭの概念図を示す。ここでは横（Ｘ）方向にＭ
本、縦（Ｙ）方向にｙ本の信号ラインでマトリックスを
形成している。またここでＸ方向の信号ラインとＹ方向
の信号ラインの間に電気的なかかわりがある時、図では
黒くぬりつぶした丸い点で表現している。なお電気的な
かかわりとは必ずしも′電気的ショートを意味するもの
ではない。さて第２図においてＲＸｌ 、ＲＸ２ 、・
・・・・・・・・ＲＸＭはＸ方向に並ぶＭ本の信号ライ
ンＢ１〜ＢＭにそれぞれ接続された負荷抵抗である。Ｒ
Ｙｌ、ＲＹ２．・・・・・・ＲＹＮはＹ方向に並ぶＮ本
の信号ラインＡ１〜ＡＭにそれぞれ接続された負荷抵抗
である。６０はＹ方向の信号ラインを指定する番地の情
報をのせた信号である。３１はアドレスデコーダである
。Ｌｌ、Ｌ２．・・・・・・、ＬＭは読み出した（ｔｊ
号を記憶するラッチ回路群である。このとき（ＸＩＹ）
座標の点において電気的なかかわりがあるか否かにより
１もしくは０の情報として利用することができる。つま
り第２図において指定されたＹ番目の信号ラインムｙ（
１≦Ｙ≦Ｋ）がアドレスデコーダによりＨ１ｇｈレベル
になると、ＡＹの列の座標の交差する点における電気的
なかかわりあいによってラッチ回路Ｌ１．Ｌ２、・・・
・・・、ＬＭにはそれぞれの情報が書きこまれる。この
中でＸ（１≦Ｘ≦Ｍ）番目のラッチ＠路ＬＸの情報を読
みとれば（ｘ ｔ Ｙ）座標の情報を知り利用できる。
さてトランジスタの構成によるＲＯＭは第３図に示すご
とく、ゲート信号群とソースもしくはドレイン群のマト
リックスによって構成でき、マトリックスの交点の１．
０の情報はトランジスタが有るか無いかによって構成で
きる。シリコンゲート工程の場合、このトランジスタの
有る、無しは第１図においてトランジスタを通常のスレ
ッシェホールド電圧で構成するか、強度のデプレ状態に
するかで選択できる。またダイオードの構成に↓るＲＯ
Ｍは第４図に示すごとくＰ＋ポリシリコンとＮ＋ポリシ
リコンをそれぞれ縦、横にマトリックス状に形成し、そ
の交点においてＰＭ接合の有無で構成する。このＰＮ接
合の有無は第１図においてＰ＋ポリシリコン１２とＮ＋
ポリシリコン１６が交差する位置においてコンタクトホ
ールが有るか無いかによって選択できる。
とく、ゲート信号群とソースもしくはドレイン群のマト
リックスによって構成でき、マトリックスの交点の１．
０の情報はトランジスタが有るか無いかによって構成で
きる。シリコンゲート工程の場合、このトランジスタの
有る、無しは第１図においてトランジスタを通常のスレ
ッシェホールド電圧で構成するか、強度のデプレ状態に
するかで選択できる。またダイオードの構成に↓るＲＯ
Ｍは第４図に示すごとくＰ＋ポリシリコンとＮ＋ポリシ
リコンをそれぞれ縦、横にマトリックス状に形成し、そ
の交点においてＰＭ接合の有無で構成する。このＰＮ接
合の有無は第１図においてＰ＋ポリシリコン１２とＮ＋
ポリシリコン１６が交差する位置においてコンタクトホ
ールが有るか無いかによって選択できる。
さて、以上、トランジスタのマトリックス構成によって
第１のＲＯＭ、Ｐ＋ポリシリコンとＮ＋ポリシリコンに
よるダイオードのマトリックス構成によって第２のＲＯ
Ｍを作った場合の構造例を第５− Ａ ＩＪ 、第５−
Ｂ図でＲＯＭのマトリックス部分のみを図示する。こ
こで第５− Ａ図は平面図、＠５−Ｂ図は断面図である
。＠５−Ａ図、第５− Ｂ 図において４０〜４９はＰ
＋拡散でソースもしくはドレインを形成していて４０〜
４４の方向でひとつ、また４５〜４９の方向でひとつと
いうようにトランジスタをはさんで直列に構ＩＡされて
いる。５０〜５３はＰ＋のポリシリコンでトランジスタ
のゲートを構成するとともに、それぞれひとつの（ｆｉ
号ラインを形成している。８０〜８４は通常のスレンシ
ェホールド電圧のトランジスタであり、９０〜９２は強
度のデプレになったトランジスタである。以上によって
トランジスタのマトリックスによる第１のＲＯＭが構成
されている。
第１のＲＯＭ、Ｐ＋ポリシリコンとＮ＋ポリシリコンに
よるダイオードのマトリックス構成によって第２のＲＯ
Ｍを作った場合の構造例を第５− Ａ ＩＪ 、第５−
Ｂ図でＲＯＭのマトリックス部分のみを図示する。こ
こで第５− Ａ図は平面図、＠５−Ｂ図は断面図である
。＠５−Ａ図、第５− Ｂ 図において４０〜４９はＰ
＋拡散でソースもしくはドレインを形成していて４０〜
４４の方向でひとつ、また４５〜４９の方向でひとつと
いうようにトランジスタをはさんで直列に構ＩＡされて
いる。５０〜５３はＰ＋のポリシリコンでトランジスタ
のゲートを構成するとともに、それぞれひとつの（ｆｉ
号ラインを形成している。８０〜８４は通常のスレンシ
ェホールド電圧のトランジスタであり、９０〜９２は強
度のデプレになったトランジスタである。以上によって
トランジスタのマトリックスによる第１のＲＯＭが構成
されている。
また６０．６１はＭ＋のポリシリコンで、前述したＰ＋
ポリシリコン５０〜５３とマトリックス状に構成され、
コンタクトホール７ｏ〜７３等をあけた部分ではＰＮ接
合のダイオードを形成する。
ポリシリコン５０〜５３とマトリックス状に構成され、
コンタクトホール７ｏ〜７３等をあけた部分ではＰＮ接
合のダイオードを形成する。
以上によってＰ＋ポリシリコンとＮ＋ポリシリコンのダ
イオードマトリックスによる第２のＲＯＭが構成されて
いる。したがって第５− Ａ図、＠５−Ｂ図においては
本発明のトランジスタのマトリックス構成による第１の
ＲＯＭと、Ｐ＋ポリシリコンとＮ ポリシリコンからな
るダイオードマトリックス構成による第２のＲＯＭが同
一平面を共有できることが実証された。そして第１のＲ
ＯＭと第２のＲＯＭの情報内容は互いに独立して構成で
きるので情報量は単純に増加する。なお第５−Ａ図の平
ＩｆＯ図において構造を見やすくする為にＰ＋拡散４０
〜４４の位置とＭ＋ポリシリコンロｏの位置をずらした
場合の図を書いたが、実際には平面図において重なるよ
うに配置−することも可能である。また第５− Ａ図、
第５− Ｂ図は同一平面で第１のＲＯＭと第２のＲＯＭ
を構成しているが、同一平面でなくてもトランジスタに
よるマトリックス構成とダイオードによるマトリックス
構成という異なった２種類の構造のＲＯＭをひとつの集
積回路に混在させることも当然のごとく出来る。
イオードマトリックスによる第２のＲＯＭが構成されて
いる。したがって第５− Ａ図、＠５−Ｂ図においては
本発明のトランジスタのマトリックス構成による第１の
ＲＯＭと、Ｐ＋ポリシリコンとＮ ポリシリコンからな
るダイオードマトリックス構成による第２のＲＯＭが同
一平面を共有できることが実証された。そして第１のＲ
ＯＭと第２のＲＯＭの情報内容は互いに独立して構成で
きるので情報量は単純に増加する。なお第５−Ａ図の平
ＩｆＯ図において構造を見やすくする為にＰ＋拡散４０
〜４４の位置とＭ＋ポリシリコンロｏの位置をずらした
場合の図を書いたが、実際には平面図において重なるよ
うに配置−することも可能である。また第５− Ａ図、
第５− Ｂ図は同一平面で第１のＲＯＭと第２のＲＯＭ
を構成しているが、同一平面でなくてもトランジスタに
よるマトリックス構成とダイオードによるマトリックス
構成という異なった２種類の構造のＲＯＭをひとつの集
積回路に混在させることも当然のごとく出来る。
また第１図や第５− Ａ図、第５− Ｂ図においてはＰ
チャネルトランジスタで多層配線部分はＮ＋ポリシリコ
ンで説明したが、トランジスタはＮチャネルトランジス
タで多層配線部分はＰ＋ポリシリコンで構成しても良い
。また以上はシリコンゲート工程で説明したが、ＰＭ接
合が作れる半導体材料でトランジスタのゲート部分及び
多層配線が構成される半導体集積回路製造工程ならば他
にも適用可能である。なおポリシリコンどうしによるＰ
ｙＪ、２合は逆方向でリークが多いのであまり用いられ
ていないが、本発明では順方向と特性と逆方向の特性に
はっきりした差があれば良いので充分実用性がある。
チャネルトランジスタで多層配線部分はＮ＋ポリシリコ
ンで説明したが、トランジスタはＮチャネルトランジス
タで多層配線部分はＰ＋ポリシリコンで構成しても良い
。また以上はシリコンゲート工程で説明したが、ＰＭ接
合が作れる半導体材料でトランジスタのゲート部分及び
多層配線が構成される半導体集積回路製造工程ならば他
にも適用可能である。なおポリシリコンどうしによるＰ
ｙＪ、２合は逆方向でリークが多いのであまり用いられ
ていないが、本発明では順方向と特性と逆方向の特性に
はっきりした差があれば良いので充分実用性がある。
第１図は多層配線シリコンゲート工程で作られたＭＯ８
＠積回路の断面図、第２図はＲＯＭの概念図、第５図は
トランジスタのマトリックスによるＲＯＭの構成図、第
４回はダイオードのマトリックスによるＲＯＭの構成図
、第５− Ａ図、第５−Ｂ図は本発明の２層構造ＲＯＭ
の構造を表わす図で、第５− Ａ図°は平面図、第５−
Ｂ図は断面図である。 １０．１１・・・・・・Ｐ＋拡散 １２・・・・・・Ｐ＋ポリシリコン １３・・・・・・Ｎ′″のシリコン基板１４．１５・・
・・・・アルミ １６・・・・・・Ｎ＋もしくはＰ＋ポリシリコン１７．
１８．１８’ 、１８’ 、１９．１９’ 。 ２０・・・・・・二重化シリコンの絶縁膜２１．２１’
、２２・旧・・コンタクトホール３０・・・・・・
アドレス指定の信号 ３１・・・・・・アドレスデコーダ Ａ１〜ＡＭ・・・・・・Ｙ方向の信号ライン群Ｂ１〜Ｂ
Ｎ・・・・・・Ｘ方向の信号ライン群ＲＸＩ〜ＲＸＭ・
・・・・・負荷抵抗 ＲＹ１〜ＲＹＮ・・・・・・負荷抵抗 Ｌ１〜ＬＭ・・・・・・ラッチ回路 ４０〜４９・・・・・・Ｐ＋拡散 ５０〜５３・・・・・・Ｐ＋ポリシリコンロ０．６１・
・・・・・Ｎ＋ポリシリコン７０〜７３・・・・・・コ
ンタクトホール８０〜８４・旧・・通常のスレッシ五ホ
ールド電圧のトランジスタ ９０〜９２・・・・・・強度のデプレのトランジスタ１
００〜１０３・・・・・・絶縁膜 板 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 第１図 第２図 第４０
＠積回路の断面図、第２図はＲＯＭの概念図、第５図は
トランジスタのマトリックスによるＲＯＭの構成図、第
４回はダイオードのマトリックスによるＲＯＭの構成図
、第５− Ａ図、第５−Ｂ図は本発明の２層構造ＲＯＭ
の構造を表わす図で、第５− Ａ図°は平面図、第５−
Ｂ図は断面図である。 １０．１１・・・・・・Ｐ＋拡散 １２・・・・・・Ｐ＋ポリシリコン １３・・・・・・Ｎ′″のシリコン基板１４．１５・・
・・・・アルミ １６・・・・・・Ｎ＋もしくはＰ＋ポリシリコン１７．
１８．１８’ 、１８’ 、１９．１９’ 。 ２０・・・・・・二重化シリコンの絶縁膜２１．２１’
、２２・旧・・コンタクトホール３０・・・・・・
アドレス指定の信号 ３１・・・・・・アドレスデコーダ Ａ１〜ＡＭ・・・・・・Ｙ方向の信号ライン群Ｂ１〜Ｂ
Ｎ・・・・・・Ｘ方向の信号ライン群ＲＸＩ〜ＲＸＭ・
・・・・・負荷抵抗 ＲＹ１〜ＲＹＮ・・・・・・負荷抵抗 Ｌ１〜ＬＭ・・・・・・ラッチ回路 ４０〜４９・・・・・・Ｐ＋拡散 ５０〜５３・・・・・・Ｐ＋ポリシリコンロ０．６１・
・・・・・Ｎ＋ポリシリコン７０〜７３・・・・・・コ
ンタクトホール８０〜８４・旧・・通常のスレッシ五ホ
ールド電圧のトランジスタ ９０〜９２・・・・・・強度のデプレのトランジスタ１
００〜１０３・・・・・・絶縁膜 板 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 第１図 第２図 第４０
Claims (2)
- （１）ｕｏｓ集積回路においてトランジスタのマトリッ
クス構成による＠１のＲＯＭと、Ｐ＋ポリシリコンとＮ
＋ポリシリコンからなるダイオードマトリックス構成に
よる第２のＲＯＭが、ひとつのＭＯ８集積回路に共に存
在することを特徴とする２層構造ＲＯＭ集積回路。 - （２） 第１のＲＯＭと第２のＲＯＭが同一平面を共
有することを特徴とする特許請求の範囲第１項の２層構
造ＲＯＭ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070960A JPS58188155A (ja) | 1982-04-27 | 1982-04-27 | ２層構造ｒｏｍ集積回路 |
| US06/488,841 US4575743A (en) | 1982-04-27 | 1983-04-26 | Double layer ROM integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070960A JPS58188155A (ja) | 1982-04-27 | 1982-04-27 | ２層構造ｒｏｍ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58188155A true JPS58188155A (ja) | 1983-11-02 |
Family
ID=13446584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57070960A Pending JPS58188155A (ja) | 1982-04-27 | 1982-04-27 | ２層構造ｒｏｍ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4575743A (ja) |
| JP (1) | JPS58188155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247962A (ja) * | 1984-05-23 | 1985-12-07 | Seiko Epson Corp | 半導体装置 |
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| US5200637A (en) * | 1988-12-15 | 1993-04-06 | Kabushiki Kaisha Toshiba | MOS transistor and differential amplifier circuit with low offset |
| US5285069A (en) * | 1990-11-21 | 1994-02-08 | Ricoh Company, Ltd. | Array of field effect transistors of different threshold voltages in same semiconductor integrated circuit |
| US5905670A (en) * | 1997-05-13 | 1999-05-18 | International Business Machines Corp. | ROM storage cell and method of fabrication |
| NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
| CN100345299C (zh) * | 2002-11-27 | 2007-10-24 | 旺宏电子股份有限公司 | 含有二极管的掩模式只读存储器及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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