JPH0131307B2 - - Google Patents
Info
- Publication number
- JPH0131307B2 JPH0131307B2 JP55106939A JP10693980A JPH0131307B2 JP H0131307 B2 JPH0131307 B2 JP H0131307B2 JP 55106939 A JP55106939 A JP 55106939A JP 10693980 A JP10693980 A JP 10693980A JP H0131307 B2 JPH0131307 B2 JP H0131307B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- region
- mos
- memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に関するものであり、特にメ
モリ集積回路に関するものである。
モリ集積回路に関するものである。
従来のメモリセル内のMOSトランジスタの配
置には１つの方向にそろえるという考え方がな
く、かつコンタクトの数も通常MOSトランジス
タの数の２倍あり、さらに同一セル内の金属配線
間の間隔等によるパターン面積的ムダが多く、メ
モリ面積が小さくならないため大容量メモリを作
成するのが困難であつた。
置には１つの方向にそろえるという考え方がな
く、かつコンタクトの数も通常MOSトランジス
タの数の２倍あり、さらに同一セル内の金属配線
間の間隔等によるパターン面積的ムダが多く、メ
モリ面積が小さくならないため大容量メモリを作
成するのが困難であつた。
本発明の目的は上記問題点を改善し、小面積の
メモリセルを得ることにより大容量メモリを可能
ならしめることにある。
メモリセルを得ることにより大容量メモリを可能
ならしめることにある。
本発明による集積回路は複数のメモリセルを有
し、アドレス線方向に２層の配線層を設け、この
配線層の一方を上記アドレス配線としたことを特
徴とする。本発明によれば、個々のセルの面積を
小さく、よつて高密度に多数のメモリセルを集積
したメモリ集積回路が得られる。
し、アドレス線方向に２層の配線層を設け、この
配線層の一方を上記アドレス配線としたことを特
徴とする。本発明によれば、個々のセルの面積を
小さく、よつて高密度に多数のメモリセルを集積
したメモリ集積回路が得られる。
以下本発明によるMOS集積回路を一実施例に
よつて図面を参照して説明する。
よつて図面を参照して説明する。
ダイナミツク・メモリ・セル回路は第１図のご
とく各々ソース１０２，１０５，１０８、ドレイ
ン１０１，１０６，１０９、ゲート１０３，１０
４，１０７を有する３つのMOSトランジスタ
Q1，Q2，Q3と書き込み線１１０、読み出し線１
１１、アドレス線１１２とから成つている。
とく各々ソース１０２，１０５，１０８、ドレイ
ン１０１，１０６，１０９、ゲート１０３，１０
４，１０７を有する３つのMOSトランジスタ
Q1，Q2，Q3と書き込み線１１０、読み出し線１
１１、アドレス線１１２とから成つている。
第２図〜第４図は、本発明によるMOS集積回
路の第１の実施例を示す図で、回路記号で表わせ
ば第１図の３素子MOSトランジスタによるダイ
ナミツク・メモリ・セルを構成している。
路の第１の実施例を示す図で、回路記号で表わせ
ば第１図の３素子MOSトランジスタによるダイ
ナミツク・メモリ・セルを構成している。
第２図は一層目金属配線形成前の状態を示す図
で、読み出し線拡散領域２０１、グランド線拡散
領域２０２、書き込み線拡散領域２０３、Q3ト
ランジスタのソース領域２０４（Q2トランジス
タのドレイン領域も兼ねる）、Q1トランジスタの
ソース領域２０５、Q3トランジスタのゲート領
域２０６、Q2トランジスタのゲート領域２０７、
Q1トランジスタのゲート領域２０８、Q1トラン
ジスタのソース領域のコンタククト窓２０９から
構成されている。
で、読み出し線拡散領域２０１、グランド線拡散
領域２０２、書き込み線拡散領域２０３、Q3ト
ランジスタのソース領域２０４（Q2トランジス
タのドレイン領域も兼ねる）、Q1トランジスタの
ソース領域２０５、Q3トランジスタのゲート領
域２０６、Q2トランジスタのゲート領域２０７、
Q1トランジスタのゲート領域２０８、Q1トラン
ジスタのソース領域のコンタククト窓２０９から
構成されている。
第３図は二層目金属配線を形成する前の状態を
示す図でQ3トランジスタのゲート金属配線３１
０、Q2トランジスタのゲート金属配線３１１、
Q1トランジスタのゲート金属配線３１２、およ
び二層目配線へのスルホール・コンタクト窓３１
４，３１５を除く全表面に付着された絶縁層３１
３とから構成されている。
示す図でQ3トランジスタのゲート金属配線３１
０、Q2トランジスタのゲート金属配線３１１、
Q1トランジスタのゲート金属配線３１２、およ
び二層目配線へのスルホール・コンタクト窓３１
４，３１５を除く全表面に付着された絶縁層３１
３とから構成されている。
第４図は、第３図の状態の上に二層目配線を形
成した本発明によるMOS集積回路の一実施例の
最終平面図を示しており、ビツト方向へ伸びた読
み出し線拡散領域４０１（Q3トランジスタのド
レイン兼用）、グランド線拡散領域４０２（Q2ト
ランジスタのソース兼用）、書き込み線拡散領域
４０３（Q1トランジスタのドレイン領域を兼ね
る）とドレイン領域４０１、ソース領域４０４、
ゲート領域４０６、ゲート金属配線４１０からな
るMOSトランジスタQ3と、ドレイン領域４０４
（Q1のソースと兼用）、ソース領域４０２、ゲー
ト領域４０７、ゲート金属配線４１１からなる
MOSトランジスタQ2と、内部に１個のコンタク
ト窓４０９を有するソース領域４０５、ドレイン
領域４０３、ゲート領域４０８、ゲート金属配線
４１２からなるMOSトランジスタQ1と、スルホ
ールコンタクト窓４１４，４１５を平面内に有す
る一層目、二層目間絶縁膜４１３と二層目アドレ
ス金属配線４１６から構成されており、この３個
のMOSトランジスタのソース領域の中心とドレ
イン領域の中心を結ぶ線がほぼ一直線になるよう
に配置されている。
成した本発明によるMOS集積回路の一実施例の
最終平面図を示しており、ビツト方向へ伸びた読
み出し線拡散領域４０１（Q3トランジスタのド
レイン兼用）、グランド線拡散領域４０２（Q2ト
ランジスタのソース兼用）、書き込み線拡散領域
４０３（Q1トランジスタのドレイン領域を兼ね
る）とドレイン領域４０１、ソース領域４０４、
ゲート領域４０６、ゲート金属配線４１０からな
るMOSトランジスタQ3と、ドレイン領域４０４
（Q1のソースと兼用）、ソース領域４０２、ゲー
ト領域４０７、ゲート金属配線４１１からなる
MOSトランジスタQ2と、内部に１個のコンタク
ト窓４０９を有するソース領域４０５、ドレイン
領域４０３、ゲート領域４０８、ゲート金属配線
４１２からなるMOSトランジスタQ1と、スルホ
ールコンタクト窓４１４，４１５を平面内に有す
る一層目、二層目間絶縁膜４１３と二層目アドレ
ス金属配線４１６から構成されており、この３個
のMOSトランジスタのソース領域の中心とドレ
イン領域の中心を結ぶ線がほぼ一直線になるよう
に配置されている。
本発明によるMOS集積回路によれば、メモリ
セルを構成する各MOSトランジスタ素子のソー
ス領域の中心とドレイン領域の中心を結ぶ線がす
べてほぼ一直線上に並ぶことにより、メモリセル
内のトランジスタは、二層目アドレス配線の下に
なるためメモリセルの面積は従来のメモリセルに
比べて非常に小さいものとなる。この第２〜第４
図におけるメモリ面積は図中で×印で囲まれた部
分である。さらにコンタクト窓がメモリセル当り
１個ですむため拡散領域のむだな部分が少なくて
すむ。
セルを構成する各MOSトランジスタ素子のソー
ス領域の中心とドレイン領域の中心を結ぶ線がす
べてほぼ一直線上に並ぶことにより、メモリセル
内のトランジスタは、二層目アドレス配線の下に
なるためメモリセルの面積は従来のメモリセルに
比べて非常に小さいものとなる。この第２〜第４
図におけるメモリ面積は図中で×印で囲まれた部
分である。さらにコンタクト窓がメモリセル当り
１個ですむため拡散領域のむだな部分が少なくて
すむ。
またメモリセル内のビツト方向の金属配線の数
が１本であるため金属配線間の間隔および金属配
線の占める面積が少なくなる。
が１本であるため金属配線間の間隔および金属配
線の占める面積が少なくなる。
寸法的には第４図のメモリセルの面積は22.5ミ
クロン×112.5ミクロンと非常に小さく、現在シ
リコンゲートという特殊技術を使つてメモリセル
を最小にしていると考られている米国インテル社
のダイナミツクメモリ１１０３に比べても50％以
下になつている。通常技術を使つたMOSメモリ
セルに比べると数分の１〜10分の１になる。
クロン×112.5ミクロンと非常に小さく、現在シ
リコンゲートという特殊技術を使つてメモリセル
を最小にしていると考られている米国インテル社
のダイナミツクメモリ１１０３に比べても50％以
下になつている。通常技術を使つたMOSメモリ
セルに比べると数分の１〜10分の１になる。
図は本発明の原理および構造を説明するための
図であり、第１図はメモリセルの１ビツトの回路
図を示す図であり、第２図〜第４図は１ビツトの
回路を半導体基板上にパターン化した本発明によ
るMOS集積回路の一実施例を示す図である。 Q1〜Q3：トランジスタ。
図であり、第１図はメモリセルの１ビツトの回路
図を示す図であり、第２図〜第４図は１ビツトの
回路を半導体基板上にパターン化した本発明によ
るMOS集積回路の一実施例を示す図である。 Q1〜Q3：トランジスタ。
Claims (1)
- １ 複数のメモリセルを有する集積回路におい
て、アドレス線方向に第１層の配線層と第２層の
配線層とを重なるようにして設け、上記配線層の
一方を上記アドレス線としたことを特徴とする集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10693980A JPS571253A (en) | 1980-08-04 | 1980-08-04 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10693980A JPS571253A (en) | 1980-08-04 | 1980-08-04 | Integrated circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070771A Division JPS5647701B1 (ja) | 1971-04-06 | 1971-04-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS571253A JPS571253A (en) | 1982-01-06 |
| JPH0131307B2 true JPH0131307B2 (ja) | 1989-06-26 |
Family
ID=14446348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10693980A Granted JPS571253A (en) | 1980-08-04 | 1980-08-04 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS571253A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644593B2 (ja) * | 1984-11-09 | 1994-06-08 | 株式会社東芝 | 半導体集積回路装置 |
-
1980
- 1980-08-04 JP JP10693980A patent/JPS571253A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS571253A (en) | 1982-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3957013B2 (ja) | スタティックランダムアクセスメモリ装置 | |
| JPH10178110A (ja) | 半導体記憶装置 | |
| US5227649A (en) | Circuit layout and method for VLSI circuits having local interconnects | |
| US5323049A (en) | Semiconductor device with an interconnection layer on surface having a step portion | |
| US5583358A (en) | Semiconductor memory device having stacked capacitors | |
| US4631705A (en) | Semiconductor integrated circuit memory device | |
| JPH07169856A (ja) | 半導体装置 | |
| JPH0799255A (ja) | 半導体集積回路装置 | |
| JPH0419711B2 (ja) | ||
| JP3179368B2 (ja) | スタティック型メモリセル | |
| JP3237346B2 (ja) | 半導体記憶装置 | |
| JPH0131307B2 (ja) | ||
| JPS5819143B2 (ja) | 半導体メモリ装置 | |
| JPH031838B2 (ja) | ||
| JP3386036B2 (ja) | 半導体記憶装置 | |
| JPH02106966A (ja) | 半導体記憶装置 | |
| JPS58140151A (ja) | 半導体集積回路装置 | |
| JPH0250626B2 (ja) | ||
| JP2913750B2 (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| JPS60167360A (ja) | 半導体記憶装置 | |
| JPS5832450A (ja) | 集積回路 | |
| JPH02163963A (ja) | メモリ装置 | |
| JPS601863A (ja) | 読み出し専用メモリ | |
| JPH0325947B2 (ja) | ||
| JPS60109268A (ja) | 半導体記憶装置 |