JPS5818962A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5818962A JPS5818962A JP56117424A JP11742481A JPS5818962A JP S5818962 A JPS5818962 A JP S5818962A JP 56117424 A JP56117424 A JP 56117424A JP 11742481 A JP11742481 A JP 11742481A JP S5818962 A JPS5818962 A JP S5818962A
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- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は耐圧低下防止構造を有する半導体装置に関す
る。
る。
半導体装置の構造として一般的なものの１つに、第１図
に示されるような ＰＮ接合型トランジスタ構造がある
。このような構造のトランジスタにおいては、たとえば
そのコレクタ・ペース間耐圧は、ＰＮ接合部１ｏの曲率
Ａおよびこの接合部の不純物濃度に依存している。曲率
ムはＮ型コレクタ基板１２に対するＰ型ペース層１４の
拡散の深さに応じて決定される。すなわち、高耐圧とく
に高いＶＣＩＯを得るためには、ベース層１４を低い不
純物濃度でもって深く拡散する必要がある。ところで、
ペース拡散層１４を深く拡散する場合は、同時にＮ＋型
エミッタ層１６も深く拡散する必要がある。このように
ベース層１４およびエミッタ層１−の拡散深度を大きく
すると、トランジスタの製造工程における熱拡散時間が
長くなるので好ましくない、また、エミッタ拡散領域の
濃度低下のためにペースからエミッタへのキャリア逆注
入効果が大きくなるので、大きな 電流増幅率（ｈｙｉ
＋）を得ることが難かしくなる。さらに、ペース拡散層
１４０不純物＃１度の低下とペース層厚の増大が周波数
特性劣化の原因となル、高耐圧高速動作型トランジスタ
を実現する際のネックになっている。
に示されるような ＰＮ接合型トランジスタ構造がある
。このような構造のトランジスタにおいては、たとえば
そのコレクタ・ペース間耐圧は、ＰＮ接合部１ｏの曲率
Ａおよびこの接合部の不純物濃度に依存している。曲率
ムはＮ型コレクタ基板１２に対するＰ型ペース層１４の
拡散の深さに応じて決定される。すなわち、高耐圧とく
に高いＶＣＩＯを得るためには、ベース層１４を低い不
純物濃度でもって深く拡散する必要がある。ところで、
ペース拡散層１４を深く拡散する場合は、同時にＮ＋型
エミッタ層１６も深く拡散する必要がある。このように
ベース層１４およびエミッタ層１−の拡散深度を大きく
すると、トランジスタの製造工程における熱拡散時間が
長くなるので好ましくない、また、エミッタ拡散領域の
濃度低下のためにペースからエミッタへのキャリア逆注
入効果が大きくなるので、大きな 電流増幅率（ｈｙｉ
＋）を得ることが難かしくなる。さらに、ペース拡散層
１４０不純物＃１度の低下とペース層厚の増大が周波数
特性劣化の原因となル、高耐圧高速動作型トランジスタ
を実現する際のネックになっている。
この発１５１１ｔｉ上記事情にかんがみなされたもので
、高耐圧を維持しつつ動作速度の向上がはかれ、さらに
電流増幅率の設定自由度を改善できる半導体装置を提供
することを目的とする。
、高耐圧を維持しつつ動作速度の向上がはかれ、さらに
電流増幅率の設定自由度を改善できる半導体装置を提供
することを目的とする。
上記目的を達成するために、この発明に係る半導体装置
は、次のような構成を備えている。
は、次のような構成を備えている。
すなわち、Ｎψ）ｒｊ１表面層内ＫＰ代製第１領域を形
成し、この第１領域と部分的にオーバーラッグするよう
に第１領域ｔ−１ｉＬ夛囲むＰ軸型第２領域を形成する
。第２領域は、第１領域よシも低不純物濃度であって、
かつ第１領域よシも深く形成される。そして、萬２領域
と隣接し九Ｎ（至）型第３領域を表面層内に形成する。
成し、この第１領域と部分的にオーバーラッグするよう
に第１領域ｔ−１ｉＬ夛囲むＰ軸型第２領域を形成する
。第２領域は、第１領域よシも低不純物濃度であって、
かつ第１領域よシも深く形成される。そして、萬２領域
と隣接し九Ｎ（至）型第３領域を表面層内に形成する。
このような構成によれば、ｔｓｌ領域と第３領域との間
の耐圧低下の原因をもたらす接合領域を所定の曲率およ
び所定の不純物濃ｌ１Ｌｔもつ光館２領域によってカバ
ーすることができる。このため耐圧低下を防止すること
ができる。また、第２領域があるために、耐圧の確保と
いう制約をはなれて、第１領域の寸法および不純物濃度
を決定することができる。このため、第１領域内ＡＮ（
ト）型領域を設けてＮＰＮ（ＰＮＰ））ランジスタを形
成した場合などにおいて、所望の耐圧（ｖＪ、）を維持
しつつ、動作速度を向上させたシミ流増幅率を大幅にコ
ントロールしたシすることができる。
の耐圧低下の原因をもたらす接合領域を所定の曲率およ
び所定の不純物濃ｌ１Ｌｔもつ光館２領域によってカバ
ーすることができる。このため耐圧低下を防止すること
ができる。また、第２領域があるために、耐圧の確保と
いう制約をはなれて、第１領域の寸法および不純物濃度
を決定することができる。このため、第１領域内ＡＮ（
ト）型領域を設けてＮＰＮ（ＰＮＰ））ランジスタを形
成した場合などにおいて、所望の耐圧（ｖＪ、）を維持
しつつ、動作速度を向上させたシミ流増幅率を大幅にコ
ントロールしたシすることができる。
前記Ｎ （Ｐ）表面層は、Ｎ（Ｐ）型第４領域が堀め込
まれたＰ（へ）型基板上に成長されるエピタキシャル層
であってもよい、第４領域の周囲に、基板に接続される
Ｐ（へ）型第５領域を形成すると、第４領域および第５
領域に囲まれる表面層領域は、その周囲から電気的に分
離された島になる。この高内圧前記第１ないし第３領域
を含むトランジスタ構造を収めるようにすれば、半導体
集積回路に適した構造が得られる。
まれたＰ（へ）型基板上に成長されるエピタキシャル層
であってもよい、第４領域の周囲に、基板に接続される
Ｐ（へ）型第５領域を形成すると、第４領域および第５
領域に囲まれる表面層領域は、その周囲から電気的に分
離された島になる。この高内圧前記第１ないし第３領域
を含むトランジスタ構造を収めるようにすれば、半導体
集積回路に適した構造が得られる。
さらに前記Ｐ（へ）型第２領域の少なくとも一部及びＰ
軸型第５領域に陥没した形状にて絶縁物を設けた半導体
装置及び半導体集積回路装置とすることで、ペース・コ
レクタ間容量を低下させ、よ）以上の動作速度の向上が
得られる装置が実現出来る。
軸型第５領域に陥没した形状にて絶縁物を設けた半導体
装置及び半導体集積回路装置とすることで、ペース・コ
レクタ間容量を低下させ、よ）以上の動作速度の向上が
得られる装置が実現出来る。
次に第２図（１）ないしく・）を参照してこの発明の一
実施例を証明する。第２図（ａ） ｌｆｃ示すように、
低不純物濃度のＰ型半導体基板２０の表面の所定領域に
、高不純物濃度ＯＮ＋型埋込み層２２が拡散形成される
０次に１第２図（ｂ）Ｋ示すように、埋込み層２２を含
む基板２００表面上に、低不純物濃度のＮ型エピタキシ
ャル層２４ｔ−成長させる。このエピタキシャル成！過
程において、埋込み層１１はエピタキシャル層２４に対
してオーＦドー♂゛ングを起ヒす、この結果：基板７Ｏ
とエピタキシャル層１４との接合面を含んで基板１０お
よび層２４の双方Ｋまたがり、Ｎ＋埋込み層２２が形成
される。
実施例を証明する。第２図（ａ） ｌｆｃ示すように、
低不純物濃度のＰ型半導体基板２０の表面の所定領域に
、高不純物濃度ＯＮ＋型埋込み層２２が拡散形成される
０次に１第２図（ｂ）Ｋ示すように、埋込み層２２を含
む基板２００表面上に、低不純物濃度のＮ型エピタキシ
ャル層２４ｔ−成長させる。このエピタキシャル成！過
程において、埋込み層１１はエピタキシャル層２４に対
してオーＦドー♂゛ングを起ヒす、この結果：基板７Ｏ
とエピタキシャル層１４との接合面を含んで基板１０お
よび層２４の双方Ｋまたがり、Ｎ＋埋込み層２２が形成
される。
エピタキシャル層ｚ４内には、第２図（、）に示すよう
に、高不純物濃度のｐ＋ｇ分離拡散層２ｄ十 と、高不純物機素ｅ）Ｎ ｉｌｌディープ拡散層１８
とが拡散形成される。拡散層１１はエピタキシャル層１
４０１８面から履込み層１１１／Ｃかけて深く拡散され
る。ｔた、分離拡散層１ｃは、エピタキシャル層２４０
表面から基板２０Ｋかけて、厘込み層２２ｔ−囲むよう
に拡散される。？：、の分離拡散層ＩＣは、その内部を
外部半導体領域から電気的に分離する。ｔた、ディープ
拡散層１１は、Ｆランジスタ構造のコレクタ抵抗を低減
させる作用を有している。
に、高不純物濃度のｐ＋ｇ分離拡散層２ｄ十 と、高不純物機素ｅ）Ｎ ｉｌｌディープ拡散層１８
とが拡散形成される。拡散層１１はエピタキシャル層１
４０１８面から履込み層１１１／Ｃかけて深く拡散され
る。ｔた、分離拡散層１ｃは、エピタキシャル層２４０
表面から基板２０Ｋかけて、厘込み層２２ｔ−囲むよう
に拡散される。？：、の分離拡散層ＩＣは、その内部を
外部半導体領域から電気的に分離する。ｔた、ディープ
拡散層１１は、Ｆランジスタ構造のコレクタ抵抗を低減
させる作用を有している。
拡散層Ｘｔｔおよび１＃が形成されたあと、第２図（２
）に示すように、エピタキシャル層２４の全表面上に１
熱酸化膜などの絶縁膜１０が、少なくとも一層形成され
る０次に、場込み層２２上の所定位置に、低不純物議度
のｐ−ｍｖソング散層１１が形成される。この形成は、
次のよ５Ｋして行な５ことができる。まず、シング拡散
層１２が形成されるエピタキシャル層２４の表面領域に
ｓｐａ不純物である一■ンを４・オンイｙｆ）ラニンテ
ーシーンによ）打込む、ζうしてＰＳＩ拡散源が打込ま
れたあと、熱拡散島１１によって、所望の深さのりンダ
拡散層ＸＸが形成される。
）に示すように、エピタキシャル層２４の全表面上に１
熱酸化膜などの絶縁膜１０が、少なくとも一層形成され
る０次に、場込み層２２上の所定位置に、低不純物議度
のｐ−ｍｖソング散層１１が形成される。この形成は、
次のよ５Ｋして行な５ことができる。まず、シング拡散
層１２が形成されるエピタキシャル層２４の表面領域に
ｓｐａ不純物である一■ンを４・オンイｙｆ）ラニンテ
ーシーンによ）打込む、ζうしてＰＳＩ拡散源が打込ま
れたあと、熱拡散島１１によって、所望の深さのりンダ
拡散層ＸＸが形成される。
この拡散層Ｊ１の拡散の深さは、たとえば１０ないしＬ
！Ｓμｍくらいに設定される。ｔた、拡散層１２のシー
ト抵抗ρ、は、たとえば３００ル句ないし２ ｋＱ／口
くらいに選ばれる。ｔた、例えば拡散層２２の熱拡散処
理は、拡散層２＃あるいは拡散層２８の熱処理時間と一
部あるいは全面的に共有してもよい。
！Ｓμｍくらいに設定される。ｔた、拡散層１２のシー
ト抵抗ρ、は、たとえば３００ル句ないし２ ｋＱ／口
くらいに選ばれる。ｔた、例えば拡散層２２の熱拡散処
理は、拡散層２＃あるいは拡散層２８の熱処理時間と一
部あるいは全面的に共有してもよい。
リング拡散層１２のリング内部には、拡散層Ｊ２よシは
不純物濃度の高いＰ型ベース拡散層Ｊ４が形成される。
不純物濃度の高いＰ型ベース拡散層Ｊ４が形成される。
この形成は、次のよ５にして行なうことができる。まず
、拡散層１１ｔ）リング内に相当するエピタキシャル層
５ａｔ）表面領域に１イオンインデランテーシ嘗ンによ
シ、−ロンを打込む。こうしてＰＷペース拡散源を打込
んだあとに熱拡散処ａｔ行１３と、ペース拡散層Ｓ４が
形成される。このペース拡散層Ｓ４の拡散の深さは、九
とえば０．５ないし１．５μｍくらいに設定される。ｔ
た、拡散層１４０シート抵抗りは、たとえば１００ない
し５００Ｑ／口〈らいに選ばれる。
、拡散層１１ｔ）リング内に相当するエピタキシャル層
５ａｔ）表面領域に１イオンインデランテーシ嘗ンによ
シ、−ロンを打込む。こうしてＰＷペース拡散源を打込
んだあとに熱拡散処ａｔ行１３と、ペース拡散層Ｓ４が
形成される。このペース拡散層Ｓ４の拡散の深さは、九
とえば０．５ないし１．５μｍくらいに設定される。ｔ
た、拡散層１４０シート抵抗りは、たとえば１００ない
し５００Ｑ／口〈らいに選ばれる。
リング拡散層Ｊ２とペース拡散層１４とは、部分的にオ
ーバーラツプされる。とのオーバーラツプによりて、ペ
ース拡散層Ｊ４と工Ｖタキシャル層２４との接合部のう
ちの肩部１１は、ペース拡散層ｊ４よ〕も低濃度なリン
グ拡散層ｘｘｌｔｃよシカバーされる。このとき、ペー
ス拡散層１４よシもリング拡散層１２の拡散を深くする
ことが重要である。この要求があるために、拡散時間上
の問題から、ペース拡散層Ｊ４よシもリング拡散層１２
の拡散工程を先行させた方が都合がよい、すなわち、先
に拡散層１２！用のｆロンを打込み、少し熱拡散させる
。次に拡散層１４用のｆロンを打込み、再び熱拡散処理
を行なう。すると、拡散層Ｊ２の不純物の拡散と拡散層
１４の不純物Ｏ拡散とは並行して行なわれるので、ペー
ス拡散層１４よルもリング拡散層１２【よ〕深くするこ
とができる。ｔた、ペース拡散層１４の拡散探度はトラ
ンジスタの電流増幅率”ＰＩを決定する大きな要因の１
つである・したがうて、ｈ□を所望値に設定するために
ペース拡散層ｓ４の拡散時間をコントロールする場合に
おいて、この拡散時間Ｋかかわらずペース拡散層３４よ
シもリング拡散層１１の拡散深度をよシ深くできる。し
かしながら、結果としてリング拡散層１１２ｆよシ深く
できるのであれば、リング拡散層３２の拡散ｔベース拡
散層Ｓ４の拡散よシ先行させなくてもよい。
ーバーラツプされる。とのオーバーラツプによりて、ペ
ース拡散層Ｊ４と工Ｖタキシャル層２４との接合部のう
ちの肩部１１は、ペース拡散層ｊ４よ〕も低濃度なリン
グ拡散層ｘｘｌｔｃよシカバーされる。このとき、ペー
ス拡散層１４よシもリング拡散層１２の拡散を深くする
ことが重要である。この要求があるために、拡散時間上
の問題から、ペース拡散層Ｊ４よシもリング拡散層１２
の拡散工程を先行させた方が都合がよい、すなわち、先
に拡散層１２！用のｆロンを打込み、少し熱拡散させる
。次に拡散層１４用のｆロンを打込み、再び熱拡散処理
を行なう。すると、拡散層Ｊ２の不純物の拡散と拡散層
１４の不純物Ｏ拡散とは並行して行なわれるので、ペー
ス拡散層１４よルもリング拡散層１２【よ〕深くするこ
とができる。ｔた、ペース拡散層１４の拡散探度はトラ
ンジスタの電流増幅率”ＰＩを決定する大きな要因の１
つである・したがうて、ｈ□を所望値に設定するために
ペース拡散層ｓ４の拡散時間をコントロールする場合に
おいて、この拡散時間Ｋかかわらずペース拡散層３４よ
シもリング拡散層１１の拡散深度をよシ深くできる。し
かしながら、結果としてリング拡散層１１２ｆよシ深く
できるのであれば、リング拡散層３２の拡散ｔベース拡
散層Ｓ４の拡散よシ先行させなくてもよい。
拡散層ｊ２およびｓ４の形成のあと、ディーｆ拡散層２
＃上およびペース拡散層３４上に、Ｎ型不純物がイオン
イングランテーシ冒ンによって打込まれる。この打込ま
れたＮ型拡歓源【熱拡散させると、ＰＩ２図（・）に示
すように、高不純物濃度ＯＮ＋型工２ツタ拡散層１＃お
よびｒ型コレクＩ拡散層Ｊ＃が得られる。Ｎ十皺の拡散
層１ｇ及び１８は必ずしもイオンインプラテーシ會ンに
よる形成ではなく、例えばＮ＠不純物をドープした一す
シリコンからの拡散形成あるいは、ＮＷ１″；ｆＳＳ動
物含む駿化シシーン虞からの拡散形成等でもよい６以上
のように構成すると、トランジスタのｈ□のコントロー
ルが容易になるだけでなく、一定のペース不純物議度を
保障できるのてトランジスタ動作の高速性を維持しつつ
一定の耐圧を保証することが可能になる。
＃上およびペース拡散層３４上に、Ｎ型不純物がイオン
イングランテーシ冒ンによって打込まれる。この打込ま
れたＮ型拡歓源【熱拡散させると、ＰＩ２図（・）に示
すように、高不純物濃度ＯＮ＋型工２ツタ拡散層１＃お
よびｒ型コレクＩ拡散層Ｊ＃が得られる。Ｎ十皺の拡散
層１ｇ及び１８は必ずしもイオンインプラテーシ會ンに
よる形成ではなく、例えばＮ＠不純物をドープした一す
シリコンからの拡散形成あるいは、ＮＷ１″；ｆＳＳ動
物含む駿化シシーン虞からの拡散形成等でもよい６以上
のように構成すると、トランジスタのｈ□のコントロー
ルが容易になるだけでなく、一定のペース不純物議度を
保障できるのてトランジスタ動作の高速性を維持しつつ
一定の耐圧を保証することが可能になる。
拡散層１−訃よび１１の形成のあと、拡散層ｚｓ、ｘ４
．ｓｇシよび２６上の絶縁膜３０が開口される。これら
の開口部上に、それぞれ、コレクタ電極、ペース電極、
エミッタ電極および接地電極が形成され、装置は完成す
る。
．ｓｇシよび２６上の絶縁膜３０が開口される。これら
の開口部上に、それぞれ、コレクタ電極、ペース電極、
エミッタ電極および接地電極が形成され、装置は完成す
る。
第２図（、）の後Ｐ−型のリング拡散層３２を形成しあ
るいは、拡散層ｌ＃あるいは 拡散層２８と熱拡散時間
を共有してＰ−型リング拡散層Ｊ２が形成された後、通
常知られているＴＡＣＯ８やアイ／ｆラナ工程によ）ペ
ース拡散部及びコレクタ拡散部を除いて厚い熱酸化膜４
０を形成す、る場合の実施例が第３図である。この厚い
熱酸化膜４−〇形成は、工Ｃタキシャル層２４表面よシ
深くくいこんでいるのが特徴である。又、この熱酸化Ｗ
Ｘ４ｏはリング状のＰ−型の拡散層Ｓ２の一部までとす
る場合、あるいは、ｊ１４図のごとくリング状拡散層Ｓ
２の全体をおおう場合の両方がある。さらに、この熱酸
化膜４ｏのかわシに＃１１に掘り皮部分への絶縁物の埋
め込みによる方法でも同様の構造が得られる。
るいは、拡散層ｌ＃あるいは 拡散層２８と熱拡散時間
を共有してＰ−型リング拡散層Ｊ２が形成された後、通
常知られているＴＡＣＯ８やアイ／ｆラナ工程によ）ペ
ース拡散部及びコレクタ拡散部を除いて厚い熱酸化膜４
０を形成す、る場合の実施例が第３図である。この厚い
熱酸化膜４−〇形成は、工Ｃタキシャル層２４表面よシ
深くくいこんでいるのが特徴である。又、この熱酸化Ｗ
Ｘ４ｏはリング状のＰ−型の拡散層Ｓ２の一部までとす
る場合、あるいは、ｊ１４図のごとくリング状拡散層Ｓ
２の全体をおおう場合の両方がある。さらに、この熱酸
化膜４ｏのかわシに＃１１に掘り皮部分への絶縁物の埋
め込みによる方法でも同様の構造が得られる。
次いで、Ｐ型ベース拡散層１４ｔ−イオンイングランチ
ーシーンと熱拡散処理によシ所望Ｏ深さに形成する。第
３図ではＰ型ベース拡散層Ｊ４の深さを熱酸化膜４０（
あるいは絶縁層４０）よル浅くしであるが同じ位いかあ
るいは深く形成した場合も考えられる。後の工程は第２
図（・）と同じである。このことによシ、ペース・コレ
クタ関の接合容量が低減でき、トランジスタ動作のよシ
高蓮化が可能となる。
ーシーンと熱拡散処理によシ所望Ｏ深さに形成する。第
３図ではＰ型ベース拡散層Ｊ４の深さを熱酸化膜４０（
あるいは絶縁層４０）よル浅くしであるが同じ位いかあ
るいは深く形成した場合も考えられる。後の工程は第２
図（・）と同じである。このことによシ、ペース・コレ
クタ関の接合容量が低減でき、トランジスタ動作のよシ
高蓮化が可能となる。
この発明に係る半導体装置によれば、耐圧傘下の要因と
なるＰＮｇ合の肩部３１が低湊拡散層３１によってカバ
ーされる。拡散層１２０曲率および不純物濃度は活性ペ
ース領域Ｊ４かも独立して決定できるので、活性ペース
領域Ｊ４を所望Ｏ澁１１ｓＩ−よび所望の深さく設定し
ても、拡散層Ｊ１とエビメキシャル層２４との閏の高耐
圧を維持することができる。このため、高耐圧を得るた
めにペース領域１４に課せられ九制約を逃れて、この領
域の濃度、寸法を自由に規定できる。したがって、高耐
圧ｔ−維持しながら、電流増幅率などの特性の；ントロ
ールが容易になるばかシでなく、動作速度の向上もしく
は周波数特性の教養ｔはかることができる。
なるＰＮｇ合の肩部３１が低湊拡散層３１によってカバ
ーされる。拡散層１２０曲率および不純物濃度は活性ペ
ース領域Ｊ４かも独立して決定できるので、活性ペース
領域Ｊ４を所望Ｏ澁１１ｓＩ−よび所望の深さく設定し
ても、拡散層Ｊ１とエビメキシャル層２４との閏の高耐
圧を維持することができる。このため、高耐圧を得るた
めにペース領域１４に課せられ九制約を逃れて、この領
域の濃度、寸法を自由に規定できる。したがって、高耐
圧ｔ−維持しながら、電流増幅率などの特性の；ントロ
ールが容易になるばかシでなく、動作速度の向上もしく
は周波数特性の教養ｔはかることができる。
なお、Ｐ−拡散層Ｊ２とＮ＋場込み層２２との関に逆バ
イアス電圧を印加すると、層１２と層２２との閏のＮ工
Ｃタキシャル層２４内に空乏層がのびる。このため、層
２２と層１２との間隔ｔトランジスタの一しクタ・ペー
ス間耐圧ｖｏ、を決定する要因となる。したがりて、本
願発明の特徴を十分に発揮する九めＫは、層２２と層Ｉ
ＪとＯ間隔を、層ＳＸ０曲率、濃度で決定されるＶ。。
イアス電圧を印加すると、層１２と層２２との閏のＮ工
Ｃタキシャル層２４内に空乏層がのびる。このため、層
２２と層１２との間隔ｔトランジスタの一しクタ・ペー
ス間耐圧ｖｏ、を決定する要因となる。したがりて、本
願発明の特徴を十分に発揮する九めＫは、層２２と層Ｉ
ＪとＯ間隔を、層ＳＸ０曲率、濃度で決定されるＶ。。
よシも大きな耐圧が得うれるＳ＊に、大きくしておくこ
とが望ましい。
とが望ましい。
また、この明細書中における「高耐圧」は相対的な意味
で用いられている。たとえば、従来の構造では所望の周
波数特性（ｆ、）または電流増幅率（ｈ、、 ） を得
るために３Ｖの耐圧しか得られない場合を考えてみる。
で用いられている。たとえば、従来の構造では所望の周
波数特性（ｆ、）または電流増幅率（ｈ、、 ） を得
るために３Ｖの耐圧しか得られない場合を考えてみる。
仁のような場合、耐圧５ｖは相対的に高耐圧である。本
願発明は、したがって、耐圧５ｖを維持した上で高ｈＦ
ｌまたは高／、 ′ｔ−得ようとする目的にも有益であ
る。
願発明は、したがって、耐圧５ｖを維持した上で高ｈＦ
ｌまたは高／、 ′ｔ−得ようとする目的にも有益であ
る。
以上、明細書に詳述され図面に図示された実施例はこの
発明を限定するものではない。この発明の趣旨および特
許請求の範囲内において種々の置換、変更、追加などが
可能である。たとえば、拡散層１１２１１１４の拡散源
は、がロンを含む酸化膜（１８Ｇ）の被着によって得る
こともできる。あるいは、この発ｗＡＯ趣旨に適合する
拡散措置を実現できるのであれば、炉内で０Ｂ）ｆ拡散
法を用いることもできる。このＢＮ拡散法では、炉内で
ｌロン拡散源がガス化され、このガス化された拡散源が
エビ！キシャル層２４に供給され熱拡散される。もちろ
ん、Ｂ８０１１被着法、ＢＮ拡散法およびイオンイング
ランテーシ胃ン法その他の方法管併用してもよい。たと
えｉｆ、Ｐ−ｍｆｉ層１２にはがロンのイオンイングラ
ンテーン璽ン拡散法を用い、Ｐペース層Ｓ４にはＢＮ拡
散法またはＢＳＧ膜被着拡散法を用いることができる。
発明を限定するものではない。この発明の趣旨および特
許請求の範囲内において種々の置換、変更、追加などが
可能である。たとえば、拡散層１１２１１１４の拡散源
は、がロンを含む酸化膜（１８Ｇ）の被着によって得る
こともできる。あるいは、この発ｗＡＯ趣旨に適合する
拡散措置を実現できるのであれば、炉内で０Ｂ）ｆ拡散
法を用いることもできる。このＢＮ拡散法では、炉内で
ｌロン拡散源がガス化され、このガス化された拡散源が
エビ！キシャル層２４に供給され熱拡散される。もちろ
ん、Ｂ８０１１被着法、ＢＮ拡散法およびイオンイング
ランテーシ胃ン法その他の方法管併用してもよい。たと
えｉｆ、Ｐ−ｍｆｉ層１２にはがロンのイオンイングラ
ンテーン璽ン拡散法を用い、Ｐペース層Ｓ４にはＢＮ拡
散法またはＢＳＧ膜被着拡散法を用いることができる。
ただし、拡散源（拡散法）の複類によって、絶縁ａｇｏ
の形成方法、膜厚、形成措置および開口方法が異なる。
の形成方法、膜厚、形成措置および開口方法が異なる。
第１図は従来のトランジスタ構造の要部を示す断面図、
第２図（、）ないしく・）はこの発明の一実施例に係る
トランジスタをその製造過程順に示す断面図、８３図お
よび第４図は本発明の別の実施例を示す断面図である。
第２図（、）ないしく・）はこの発明の一実施例に係る
トランジスタをその製造過程順に示す断面図、８３図お
よび第４図は本発明の別の実施例を示す断面図である。
Claims (4)
- （１）第１導電型半導体層と、前記半導体層内の所定部
分に設けられる第２導電型第１牛導体領域と、前記ｇｔ
半導体領域を取シ囲むように前記半導体層内に設けられ
る第２導電型第２手導体領域と、前記第２半導体領域に
瞬接して前記半導体層内に設けられる第１導電温第３半
導体領域と前記第２導電型第１牛導体領域内あるいは
前記第２導電型第１半導体領域及び前記第２導電型第２
半導体領域の周領域にまたがって設けた第１導電温第４
半導体領域とを備えるものにおいて、前記第１半導体領
域および前記第２半導体領域は互いにオーバーラッグし
、前記第２牛導体領域は前記第１半導体領域よシも低い
不純物濃度を有し、前記第２半導体領域は前記第１半導
体領域よシも深く前記半導体層内に形成されることを特
徴とする半導体装置。 - （２） 前記半導体層か、第２導電型基板と、前記基
板上に設けられる第１導電型表面層と、前記第１半導体
領域に相対するものであって前記基板と前記表面層との
接合面を含む部分に設けられる第１導電型第５半導体領
域と、前記第１ないし第５半導体領域の周囲の前記表面
層内に設けられるものであって前記基板に接続されるｔ
ｓ６半導体領域とを有することを特徴とする特許請求の
範囲第１項に記載の半導体装置。 - （３）前記第１ないし第４及び第６半導体領域表面が、
平坦ではなく絶縁物が第２半導体領域の少なくとも一部
分に当九る領域及び 第６半導体領域の全面に当たる領
域に陥没して設けられた特許請求の範囲第２項に記載の
半導体装置。 - （４） 前記絶縁物の深さが前記ｌｉ１半導体領域・
よシも深く設けられたこと金特徴とする特許請求の範囲
第３項に記載された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117424A JPS5818962A (ja) | 1981-07-27 | 1981-07-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117424A JPS5818962A (ja) | 1981-07-27 | 1981-07-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818962A true JPS5818962A (ja) | 1983-02-03 |
| JPH0130309B2 JPH0130309B2 (ja) | 1989-06-19 |
Family
ID=14711296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117424A Granted JPS5818962A (ja) | 1981-07-27 | 1981-07-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843572A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114881A (en) * | 1975-04-02 | 1976-10-08 | Hitachi Ltd | Semiconductor device manufacturing method |
| JPS5365075A (en) * | 1976-11-22 | 1978-06-10 | Nec Corp | Production of semiconductor element |
| JPS55125673A (en) * | 1979-03-22 | 1980-09-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55153344A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-07-27 JP JP56117424A patent/JPS5818962A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114881A (en) * | 1975-04-02 | 1976-10-08 | Hitachi Ltd | Semiconductor device manufacturing method |
| JPS5365075A (en) * | 1976-11-22 | 1978-06-10 | Nec Corp | Production of semiconductor element |
| JPS55125673A (en) * | 1979-03-22 | 1980-09-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55153344A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843572A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0130309B2 (ja) | 1989-06-19 |
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