JPH0130309B2 - - Google Patents
Info
- Publication number
- JPH0130309B2 JPH0130309B2 JP56117424A JP11742481A JPH0130309B2 JP H0130309 B2 JPH0130309 B2 JP H0130309B2 JP 56117424 A JP56117424 A JP 56117424A JP 11742481 A JP11742481 A JP 11742481A JP H0130309 B2 JPH0130309 B2 JP H0130309B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- diffusion
- semiconductor layer
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は耐圧低下防止構造を有する半導体装
置に関する。
置に関する。
（従来の技術）
半導体装置の構造として一般的なものの１つ
に、第１図に示されるようなPN接合型トランジ
スタ構造がある。このような構造のトランジスタ
においては、たとえばそのコレクタ・ベース間耐
圧は、PN接合部１０の曲率Ａおよびこの接合部
の不純物濃度に依存している。曲率ＡはＮ型コレ
クタ基板１２に対するＰ型ベース層１４の拡散の
深さに応じて決定される。すなわち、高耐圧とく
に高いVCBOを得るためには、ベース層１４を低い
不純物濃度でもつて深く拡散する必要がある。
に、第１図に示されるようなPN接合型トランジ
スタ構造がある。このような構造のトランジスタ
においては、たとえばそのコレクタ・ベース間耐
圧は、PN接合部１０の曲率Ａおよびこの接合部
の不純物濃度に依存している。曲率ＡはＮ型コレ
クタ基板１２に対するＰ型ベース層１４の拡散の
深さに応じて決定される。すなわち、高耐圧とく
に高いVCBOを得るためには、ベース層１４を低い
不純物濃度でもつて深く拡散する必要がある。
（発明が解決しようとする課題）
ところで、ベース拡散層１４を深く拡散する場
合は、同時にN+型エミツタ層１６も深く拡散す
る必要がある。このようにベース層１４およびエ
ミツタ層１６の拡散深度を大きくすると、トラン
ジスタの製造工程における熱拡散時間が長くなる
ので好ましくない。また、エミツタ拡散領域の濃
度低下のためにベースからエミツタへのキヤリア
逆注入効果が大きくなるので、大きな電流増幅率
（hFE）を得ることが難かしくなる。さらに、ベー
ス拡散層１４の不純物濃度の低下とベース層厚の
増大が周波数特性劣化の原因となり、高耐圧高速
動作型トランジスタを実現する際のネツクになつ
ている。
合は、同時にN+型エミツタ層１６も深く拡散す
る必要がある。このようにベース層１４およびエ
ミツタ層１６の拡散深度を大きくすると、トラン
ジスタの製造工程における熱拡散時間が長くなる
ので好ましくない。また、エミツタ拡散領域の濃
度低下のためにベースからエミツタへのキヤリア
逆注入効果が大きくなるので、大きな電流増幅率
（hFE）を得ることが難かしくなる。さらに、ベー
ス拡散層１４の不純物濃度の低下とベース層厚の
増大が周波数特性劣化の原因となり、高耐圧高速
動作型トランジスタを実現する際のネツクになつ
ている。
この発明は上記事情にかんがみなされたもの
で、高耐圧を維持しつつ動作速度の向上がはか
れ、さらに電流増幅率の設定自由度を改善できる
半導体装置を提供することを目的とする。
で、高耐圧を維持しつつ動作速度の向上がはか
れ、さらに電流増幅率の設定自由度を改善できる
半導体装置を提供することを目的とする。
［発明の構成］
（発明の課題を達成するための手段）
上記目的を達成するために、この発明に係る半
導体装置は、次のような構成を備えている。
導体装置は、次のような構成を備えている。
すなわち、第１導電型（Ｎ）半導体層２４と、
この半導体層２４内の所定部分に設けられる第２
導電型（Ｐ）第１領域３４と、この第１領域３４
を取り囲むように前記半導体層２４内に設けられ
る第２導電型（Ｐ）第２領域３２と、この第２領
域３２に隣接し前記半導体層２４内に設けられる
第１導電型（Ｎ）第３領域２８，３８と、この第
１領域３４内に設けられる第４領域３６とを備え
る。そして、前記半導体層２４と前記第１領域３
４との間の接合のうち、前記第１領域３４の周囲
の接合肩部３３に前記第１領域３４よりも低不純
物濃度（Ｐ−）の前記第２領域３２をオーバーラ
ツプさせ、このオーバーラツプ部分を含んで前記
第２領域３２の外側に広がる絶縁物４０を配設す
る。
この半導体層２４内の所定部分に設けられる第２
導電型（Ｐ）第１領域３４と、この第１領域３４
を取り囲むように前記半導体層２４内に設けられ
る第２導電型（Ｐ）第２領域３２と、この第２領
域３２に隣接し前記半導体層２４内に設けられる
第１導電型（Ｎ）第３領域２８，３８と、この第
１領域３４内に設けられる第４領域３６とを備え
る。そして、前記半導体層２４と前記第１領域３
４との間の接合のうち、前記第１領域３４の周囲
の接合肩部３３に前記第１領域３４よりも低不純
物濃度（Ｐ−）の前記第２領域３２をオーバーラ
ツプさせ、このオーバーラツプ部分を含んで前記
第２領域３２の外側に広がる絶縁物４０を配設す
る。
（作用）
このような構成によれば、第１領域と第３領域
との間の耐圧低下の原因をもたらす接合領域を所
定の曲率および所定の不純物濃度をもつた第２領
域によつてカバーすることができる。このため耐
圧低下を防止することができる。また、第２領域
があるために、耐圧の確保という制約をはなれ
て、第１領域の寸法および不純物濃度を決定する
ことができる。
との間の耐圧低下の原因をもたらす接合領域を所
定の曲率および所定の不純物濃度をもつた第２領
域によつてカバーすることができる。このため耐
圧低下を防止することができる。また、第２領域
があるために、耐圧の確保という制約をはなれ
て、第１領域の寸法および不純物濃度を決定する
ことができる。
また、第２領域によつてカバーした第１領域の
肩部分にさらに第２領域の外側に広がる絶縁物を
配設したことから、この絶縁物を用いないときと
較べて第１領域と半導体層との間の接合面積が減
少し、この第１領域と半導体層との間の接合容量
が減る。このような構成では、第１領域３４をベ
ースとし、第３領域２８，３８をコレクタとし、
第４領域３６をエミツタとするバイポーラトラン
ジスタのベース・コレクタ間接合容量を減らすこ
とができる。このベース・コレクタ間接合容量は
少ないほど高速動作に有利となる。このため、第
１領域内にＮ（Ｐ）型領域を設けてNPN（PNP）
トランジスタを形成した場合などにおいて、所望
の耐圧（VCBO）を維持しつつ、動作速度を向上さ
せたり電流増幅率を大幅にコントロールしたりす
ることができる。
肩部分にさらに第２領域の外側に広がる絶縁物を
配設したことから、この絶縁物を用いないときと
較べて第１領域と半導体層との間の接合面積が減
少し、この第１領域と半導体層との間の接合容量
が減る。このような構成では、第１領域３４をベ
ースとし、第３領域２８，３８をコレクタとし、
第４領域３６をエミツタとするバイポーラトラン
ジスタのベース・コレクタ間接合容量を減らすこ
とができる。このベース・コレクタ間接合容量は
少ないほど高速動作に有利となる。このため、第
１領域内にＮ（Ｐ）型領域を設けてNPN（PNP）
トランジスタを形成した場合などにおいて、所望
の耐圧（VCBO）を維持しつつ、動作速度を向上さ
せたり電流増幅率を大幅にコントロールしたりす
ることができる。
（実施例）
次に第２図ａないしｅを参照してこの発明の一
実施例を説明する。第２図ａに示すように、低不
純物濃度のＰ型半導体基板２０の表面の所定領域
に、高不純物濃度のN+型埋込み層２２が拡散形
成される。次に、第２図ｂに示すように、埋込み
層２２を含む基板２０の表面上に、低不純物濃度
のＮ型エピタキシヤル層２４を成長させる。この
エピタキシヤル成長過程において、埋込み層２２
はエピタキシヤル層２４に対してオートドーピン
グを起こす。この結果、基板２０とエピタキシヤ
ル層２４との接合面を含んで基板２０および層２
４の双方にまたがり、N+埋込み層２２が形成さ
れる。
実施例を説明する。第２図ａに示すように、低不
純物濃度のＰ型半導体基板２０の表面の所定領域
に、高不純物濃度のN+型埋込み層２２が拡散形
成される。次に、第２図ｂに示すように、埋込み
層２２を含む基板２０の表面上に、低不純物濃度
のＮ型エピタキシヤル層２４を成長させる。この
エピタキシヤル成長過程において、埋込み層２２
はエピタキシヤル層２４に対してオートドーピン
グを起こす。この結果、基板２０とエピタキシヤ
ル層２４との接合面を含んで基板２０および層２
４の双方にまたがり、N+埋込み層２２が形成さ
れる。
エピタキシヤル層２４内には、第２図ｃに示す
ように、高不純物濃度のP+型分離拡散層２６と、
高不純物濃度のN+型デイープ拡散層２８とが拡
散形成される。拡散層２８はエピタキシヤル層２
４の表面から埋込み層２２にかけて深く拡散され
る。また、分離拡散層２６は、エピタキシヤル層
２４の表面から基板２０にかけて、埋込み層２２
を囲むように拡散される。この分離拡散層２６
は、その内部を外部半導体領域から電気的に分離
する。また、デイープ拡散層２８は、トランジス
タ構造のコレクタ抵抗を低減させる作用を有して
いる。
ように、高不純物濃度のP+型分離拡散層２６と、
高不純物濃度のN+型デイープ拡散層２８とが拡
散形成される。拡散層２８はエピタキシヤル層２
４の表面から埋込み層２２にかけて深く拡散され
る。また、分離拡散層２６は、エピタキシヤル層
２４の表面から基板２０にかけて、埋込み層２２
を囲むように拡散される。この分離拡散層２６
は、その内部を外部半導体領域から電気的に分離
する。また、デイープ拡散層２８は、トランジス
タ構造のコレクタ抵抗を低減させる作用を有して
いる。
拡散層２６および２８が形成されたあと、第２
図ｄに示すように、エピタキシヤル層２４の全表
面上に、熱酸化膜などの絶縁膜３０が、少なくと
も一層形成される。次に、埋込み層２２上の所定
位置に、低不純物濃度のP-型リング拡散層３２
が形成される。この形成は、次のようにして行な
うことができる。まず、リング拡散層３２が形成
されるエピタキシヤル層２４の表面領域に、Ｐ型
不純物であるボロンをイオンインプランテーシヨ
ンにより打込む。こうしてＰ型拡散源が打込まれ
たあと、熱拡散処理によつて、所望の深さのリン
グ拡散層３２が形成される。この拡散層３２の拡
散の深さは、たとえば1.0ないし2.5μｍくらいに
設定される。また、拡散層３２のシート抵抗ρs
は、たとえば300Ω／□ないし2kΩ／□くらいに
選ばれる。また、例えば拡散層３２の熱拡散処理
は、拡散層２６あるいは拡散層２８の熱処理時間
と一部あるいは全面的に共有してもよい。
図ｄに示すように、エピタキシヤル層２４の全表
面上に、熱酸化膜などの絶縁膜３０が、少なくと
も一層形成される。次に、埋込み層２２上の所定
位置に、低不純物濃度のP-型リング拡散層３２
が形成される。この形成は、次のようにして行な
うことができる。まず、リング拡散層３２が形成
されるエピタキシヤル層２４の表面領域に、Ｐ型
不純物であるボロンをイオンインプランテーシヨ
ンにより打込む。こうしてＰ型拡散源が打込まれ
たあと、熱拡散処理によつて、所望の深さのリン
グ拡散層３２が形成される。この拡散層３２の拡
散の深さは、たとえば1.0ないし2.5μｍくらいに
設定される。また、拡散層３２のシート抵抗ρs
は、たとえば300Ω／□ないし2kΩ／□くらいに
選ばれる。また、例えば拡散層３２の熱拡散処理
は、拡散層２６あるいは拡散層２８の熱処理時間
と一部あるいは全面的に共有してもよい。
リング拡散層３２のリング内部には、拡散層３
２よりは不純物濃度の高いＰ型ベース拡散層３４
が形成される。この形成は、次のようにして行な
うことができる。まず、拡散層３２のリング内に
相当するエピタキシヤル層２４の表面領域に、イ
オンインプランテーシヨンにより、ボロンを打込
む。こうしてＰ型ベース拡散源を打込んだあとに
熱拡散処理を行なうと、ベース拡散層３４が形成
される。このベース拡散層３４の拡散の深さは、
たとえば0.5ないし1.5μｍくらいに設定される。
また、拡散層３４のシート抵抗ρsは、たとえば
100ないし500Ω／□くらいに選ばれる。
２よりは不純物濃度の高いＰ型ベース拡散層３４
が形成される。この形成は、次のようにして行な
うことができる。まず、拡散層３２のリング内に
相当するエピタキシヤル層２４の表面領域に、イ
オンインプランテーシヨンにより、ボロンを打込
む。こうしてＰ型ベース拡散源を打込んだあとに
熱拡散処理を行なうと、ベース拡散層３４が形成
される。このベース拡散層３４の拡散の深さは、
たとえば0.5ないし1.5μｍくらいに設定される。
また、拡散層３４のシート抵抗ρsは、たとえば
100ないし500Ω／□くらいに選ばれる。
リング拡散層３２とベース拡散層３４とは、部
分的にオーバーラツプされる。このオーバーラツ
プによつて、ベース拡散層３４とエピタキシヤル
層２４との接合部のうちの肩部３３は、ベース拡
散層３４よりも低濃度なリング拡散層３２により
カバーされる。このとき、ベース拡散層３４より
もリング拡散層３２の拡散を深くすることが重要
である。この要求があるために、拡散時間上の問
題から、ベース拡散層３４よりもリング拡散層３
２の拡散工程を先行させた方が都合がよい。すな
わち、先に拡散層３２用のボロンを打込み、少し
熱拡散させる。次に拡散層３４用のボロンを打込
み、再び熱拡散処理を行なう。すると、拡散層３
２の不純物の拡散と拡散層３４の不純物の拡散と
は並行して行なわれるので、ベース拡散層３４よ
りもリング拡散層３２をより深くすることができ
る。また、ベース拡散層３４の拡散深度はトラン
ジスタの電流増幅率hFEを決定する大きな要因の
１つである。したがつて、hFEを所望値に設定す
るためにベース拡散層３４の拡散時間をコントロ
ールする場合において、この拡散時間にかかわら
ずベース拡散層３４よりもリング拡散層３２の拡
散深度をより深くできる。しかしながら、結果と
してリング拡散層３２をより深くできるのであれ
ば、リング拡散層３２の拡散をベース拡散層３４
の拡散より先行させなくてもよい。
分的にオーバーラツプされる。このオーバーラツ
プによつて、ベース拡散層３４とエピタキシヤル
層２４との接合部のうちの肩部３３は、ベース拡
散層３４よりも低濃度なリング拡散層３２により
カバーされる。このとき、ベース拡散層３４より
もリング拡散層３２の拡散を深くすることが重要
である。この要求があるために、拡散時間上の問
題から、ベース拡散層３４よりもリング拡散層３
２の拡散工程を先行させた方が都合がよい。すな
わち、先に拡散層３２用のボロンを打込み、少し
熱拡散させる。次に拡散層３４用のボロンを打込
み、再び熱拡散処理を行なう。すると、拡散層３
２の不純物の拡散と拡散層３４の不純物の拡散と
は並行して行なわれるので、ベース拡散層３４よ
りもリング拡散層３２をより深くすることができ
る。また、ベース拡散層３４の拡散深度はトラン
ジスタの電流増幅率hFEを決定する大きな要因の
１つである。したがつて、hFEを所望値に設定す
るためにベース拡散層３４の拡散時間をコントロ
ールする場合において、この拡散時間にかかわら
ずベース拡散層３４よりもリング拡散層３２の拡
散深度をより深くできる。しかしながら、結果と
してリング拡散層３２をより深くできるのであれ
ば、リング拡散層３２の拡散をベース拡散層３４
の拡散より先行させなくてもよい。
拡散層３２および３４の形成のあと、デイープ
拡散層２８上およびベース拡散層３４上に、Ｎ型
不純物がイオンインプランテーシヨンによつて打
込まれる。この打込まれたＮ型拡散源を熱拡散さ
せると、第２図ｅに示すように、高不純物濃度の
N+エミツタ拡散層３６およびN+型コレクタ拡散
層３８が得られる。N+型の拡散層３６及び３８
は必ずしもイオンインプランテーシヨンによる形
成ではなく、例えばＮ型不純物をドープしたポリ
シリコンからの拡散形成あるいは、Ｎ型不純物を
含む酸化シリコン膜からの拡散形成等でもよい。
以上のように構成すると、トランジスタのhFEの
コントロールが容易になるだけでなく、一定のベ
ース不純物濃度を保障できるのでトランジスタ動
作の高速性を維持しつつ一定の耐圧を保証するこ
とが可能になる。
拡散層２８上およびベース拡散層３４上に、Ｎ型
不純物がイオンインプランテーシヨンによつて打
込まれる。この打込まれたＮ型拡散源を熱拡散さ
せると、第２図ｅに示すように、高不純物濃度の
N+エミツタ拡散層３６およびN+型コレクタ拡散
層３８が得られる。N+型の拡散層３６及び３８
は必ずしもイオンインプランテーシヨンによる形
成ではなく、例えばＮ型不純物をドープしたポリ
シリコンからの拡散形成あるいは、Ｎ型不純物を
含む酸化シリコン膜からの拡散形成等でもよい。
以上のように構成すると、トランジスタのhFEの
コントロールが容易になるだけでなく、一定のベ
ース不純物濃度を保障できるのでトランジスタ動
作の高速性を維持しつつ一定の耐圧を保証するこ
とが可能になる。
拡散層３６および３８の形成のあと、拡散層３
８，３４，３６および２６上の絶縁膜３０が開口
される。これらの開口部上に、それぞれ、コレク
タ電極、ベース電極、エミツタ電極および接地電
極が形成され、装置は完成する。
８，３４，３６および２６上の絶縁膜３０が開口
される。これらの開口部上に、それぞれ、コレク
タ電極、ベース電極、エミツタ電極および接地電
極が形成され、装置は完成する。
第２図ｃの後P-型のリング拡散層３２を形成
しあるいは、拡散層２６あるいは拡散層２８と熱
拡散時間を共有してP-型リング拡散層３２が形
成された後、通常知られているLOCOSやアイソ
プラナ工程によりベース拡散部及びコレクタ拡散
部を除いて厚い熱酸化膜４０を形成する場合の実
施例が第３図である。この厚い熱酸化膜４０の形
成は、エピタキシヤル層２４表面より深くくいこ
んでいるのが特徴である。又、この熱酸化膜４０
はリング状のP-型の拡散層３２の一部までとす
る場合、あるいは、第４図のごとくリング状拡散
層３２の全体をおおう場合の両方がある。さら
に、この熱酸化膜４０のかわりに溝を掘つた部分
への絶縁物の埋め込みによる方法でも同様の構造
が得られる。
しあるいは、拡散層２６あるいは拡散層２８と熱
拡散時間を共有してP-型リング拡散層３２が形
成された後、通常知られているLOCOSやアイソ
プラナ工程によりベース拡散部及びコレクタ拡散
部を除いて厚い熱酸化膜４０を形成する場合の実
施例が第３図である。この厚い熱酸化膜４０の形
成は、エピタキシヤル層２４表面より深くくいこ
んでいるのが特徴である。又、この熱酸化膜４０
はリング状のP-型の拡散層３２の一部までとす
る場合、あるいは、第４図のごとくリング状拡散
層３２の全体をおおう場合の両方がある。さら
に、この熱酸化膜４０のかわりに溝を掘つた部分
への絶縁物の埋め込みによる方法でも同様の構造
が得られる。
次いで、Ｐ型ベース拡散層３４をイオンインプ
ランテーシヨンと熱拡散処理により所望の深さに
形成する。第３図ではＰ型ベース拡散層３４の深
さを熱酸化膜４０（あるいは絶縁層４０）より浅
くしてあるが同じ位いかあるいは深く形成した場
合も考えられる。後の工程は第２図ｅと同じであ
る。このことにより、ベース・コレクタ間の接合
容量が低減でき、トランジスタ動作のより高速化
が可能となる。
ランテーシヨンと熱拡散処理により所望の深さに
形成する。第３図ではＰ型ベース拡散層３４の深
さを熱酸化膜４０（あるいは絶縁層４０）より浅
くしてあるが同じ位いかあるいは深く形成した場
合も考えられる。後の工程は第２図ｅと同じであ
る。このことにより、ベース・コレクタ間の接合
容量が低減でき、トランジスタ動作のより高速化
が可能となる。
［発明の効果］
この発明に係る半導体装置によれば、耐圧低下
の要因となるPN接合の肩部３３が低濃拡散層３
２によつてカバーされる。拡散層３２の曲率およ
び不純物濃度は活性ベース領域３４から独立して
決定できるので、活性ベース領域３４を所望の濃
度および所望の深さに設定しても、拡散層３２と
大エピタキシヤル層２４との間の高耐圧を維持す
ることができる。このため、高耐圧を得るために
ベース領域３４に課せられた制約を逃れて、この
領域の濃度、寸法を自由に規定できる。さらに、
肩部３３のPN接合の大部分をシリコン熱酸化物
等の絶縁物４０で潰すことで、ベース・コレクタ
間接合容量を減らすことができる。したがつて、
高耐圧を維持しながら、電流増幅率などの特性の
コントロールが容易になるばかりでなく、動作速
度の向上もしくは周波数特性の改善をはかること
ができる。
の要因となるPN接合の肩部３３が低濃拡散層３
２によつてカバーされる。拡散層３２の曲率およ
び不純物濃度は活性ベース領域３４から独立して
決定できるので、活性ベース領域３４を所望の濃
度および所望の深さに設定しても、拡散層３２と
大エピタキシヤル層２４との間の高耐圧を維持す
ることができる。このため、高耐圧を得るために
ベース領域３４に課せられた制約を逃れて、この
領域の濃度、寸法を自由に規定できる。さらに、
肩部３３のPN接合の大部分をシリコン熱酸化物
等の絶縁物４０で潰すことで、ベース・コレクタ
間接合容量を減らすことができる。したがつて、
高耐圧を維持しながら、電流増幅率などの特性の
コントロールが容易になるばかりでなく、動作速
度の向上もしくは周波数特性の改善をはかること
ができる。
なお、P-拡散層３２とN+埋込み層２２との間
に逆バイアス電圧を印加すると、層３２と層２２
との間のＮエピタキシヤル層２４内に空乏層がの
びる。このため、層２２と層３２との間隔もトラ
ンジスタのコレクタ・ベース間耐圧VCBOを決定す
る要因となる。したがつて、本願発明の特徴を十
分に発揮するためには、層２２と層３２との間隔
を、層３２の曲率、濃度で決定されるVCBOよりも
大きな耐圧が得られる程度に、大きくしておくこ
とが望ましい。
に逆バイアス電圧を印加すると、層３２と層２２
との間のＮエピタキシヤル層２４内に空乏層がの
びる。このため、層２２と層３２との間隔もトラ
ンジスタのコレクタ・ベース間耐圧VCBOを決定す
る要因となる。したがつて、本願発明の特徴を十
分に発揮するためには、層２２と層３２との間隔
を、層３２の曲率、濃度で決定されるVCBOよりも
大きな耐圧が得られる程度に、大きくしておくこ
とが望ましい。
また、この明細書中における「高耐圧」は相対
的な意味で用いられている。たとえば、従来の構
造では所望の周波数特性（T）または電流増幅率
（hFE）を得るために3Vの耐圧しか得られない場
合を考えてみる。このような場合、耐圧5Vは相
対的に高耐圧である。本願発明は、したがつて、
耐圧5Vを維持した上で高hFEまたは高Tを得よう
とする目的にも有益である。
的な意味で用いられている。たとえば、従来の構
造では所望の周波数特性（T）または電流増幅率
（hFE）を得るために3Vの耐圧しか得られない場
合を考えてみる。このような場合、耐圧5Vは相
対的に高耐圧である。本願発明は、したがつて、
耐圧5Vを維持した上で高hFEまたは高Tを得よう
とする目的にも有益である。
以上、明細書に詳述され図面に図示された実施
例はこの発明を限定するものではない。この発明
の趣旨および特許請求の範囲内において種々の置
換、変更、追加などが可能である。たとえば、拡
散層３２，３４の拡散源は、ボロンを含む酸化膜
（BSG）の被着によつて得ることもできる。ある
いは、この発明の趣旨に適合する拡散措置を実現
できるものであれば、炉内でのBN拡散法を用い
ることもできる。このBN拡散法では、炉内でボ
ロン拡散源がガス化され、このガス化された拡散
源がエピタキシヤル層２４に供給され熱拡散され
る。もちろん、BSG膜被着法、BN拡散法および
イオンインプランテーシヨン法その他の方法を併
用してもよい。たとえば、P-拡散層３２にはボ
ロンのイオンインプランテーシヨン拡散法を用
い、Ｐベース層３４にはBN拡散法またはBSG膜
被着拡散法を用いることができる。ただし、拡散
源（拡散法）の種類によつて、絶縁膜３０の形成
方法、膜厚、形成措置および開口方法が異なる。
例はこの発明を限定するものではない。この発明
の趣旨および特許請求の範囲内において種々の置
換、変更、追加などが可能である。たとえば、拡
散層３２，３４の拡散源は、ボロンを含む酸化膜
（BSG）の被着によつて得ることもできる。ある
いは、この発明の趣旨に適合する拡散措置を実現
できるものであれば、炉内でのBN拡散法を用い
ることもできる。このBN拡散法では、炉内でボ
ロン拡散源がガス化され、このガス化された拡散
源がエピタキシヤル層２４に供給され熱拡散され
る。もちろん、BSG膜被着法、BN拡散法および
イオンインプランテーシヨン法その他の方法を併
用してもよい。たとえば、P-拡散層３２にはボ
ロンのイオンインプランテーシヨン拡散法を用
い、Ｐベース層３４にはBN拡散法またはBSG膜
被着拡散法を用いることができる。ただし、拡散
源（拡散法）の種類によつて、絶縁膜３０の形成
方法、膜厚、形成措置および開口方法が異なる。
第１図は従来のトランジスタ構造の要部を示す
断面図、第２図ａないしｅはこの発明の一実施例
に係るトランジスタをその製造過程順に示す断面
図、第３図および第４図は本発明の別の実施例を
示す断面図である。 ２０……P-半導体基板、２２……N+埋込み
層、２４……N-エピタキシヤル層（表面層）、２
６……P+分離拡散層、２８……N+デイープ拡散
層、３０……絶縁膜、３２……P-リング拡散層、
３３……肩部、３４……Ｐベース拡散層、３６…
…N+エミツタ拡散層、３８……N+コレクタ拡散
層、４１……絶縁膜。
断面図、第２図ａないしｅはこの発明の一実施例
に係るトランジスタをその製造過程順に示す断面
図、第３図および第４図は本発明の別の実施例を
示す断面図である。 ２０……P-半導体基板、２２……N+埋込み
層、２４……N-エピタキシヤル層（表面層）、２
６……P+分離拡散層、２８……N+デイープ拡散
層、３０……絶縁膜、３２……P-リング拡散層、
３３……肩部、３４……Ｐベース拡散層、３６…
…N+エミツタ拡散層、３８……N+コレクタ拡散
層、４１……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体層と、前記半導体層内の所
定部分に設けられその周囲に前記半導体層との接
合肩部を形成する第２導電型第１領域と、前記第
１領域を取り囲み前記接合肩部とオーバーラツプ
するように前記半導体層内に設けられる第２導電
型第２領域と、前記第２領域に隣接して前記半導
体層内に設けられる第１導電型第３領域と、前記
第１領域内に設けられる第４領域とを備えるもの
において、 前記オーバーラツプ部分に食い込んで前記第２
領域の外側に広がり前記半導体層内における深さ
が前記第１領域の深さよりも深い絶縁物が配設さ
れることを特徴とする半導体装置。 ２ 前記半導体層内における前記第２領域の深さ
は前記第１領域の深さよりも深く、かつ前記第２
領域は前記第１領域よりも低不純物濃度であるこ
とを特徴とする特許請求の範囲第１項に記載の半
導体装置。 ３ 前記半導体層内に前記第１ないし第４領域を
取り囲む分離層が形成され、前記半導体層の表面
側の分離層の一部が絶縁物でおおわれることを特
徴とする特許請求の範囲第１項又は第２項に記載
の半導体装置。 ４ 第１導電型半導体層と、前記半導体層内の所
定部分に設けられその周囲に前記半導体層との接
合肩部を形成する第２導電型第１領域と、前記第
１領域を取り囲み前記接合肩部とオーバーラツプ
するように前記半導体層内に設けられる第２導電
型第２領域と、前記第２領域に隣接して前記半導
体層内に設けられる第１導電型第３領域と、前記
第１領域内に設けられる第４領域とを備えるもの
において、 前記オーバーラツプ部分に食い込んで前記第２
領域の外側に広がり前記半導体層内における深さ
が前記第１領域の深さよりも浅い絶縁物が配設さ
れることを特徴とする半導体装置。 ５ 前記半導体層内における前記第２領域の深さ
は前記第１領域の深さよりも深く、かつ前記第２
領域は前記第１領域よりも低不純物濃度であるこ
とを特徴とする特許請求の範囲第４項に記載の半
導体装置。 ６ 前記半導体層内に前記第１ないし第４領域を
取り囲む分離層が形成され、前記半導体層の表面
側の分離層の一部が絶縁物でおおわれることを特
徴とする特許請求の範囲第４項又は第５項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117424A JPS5818962A (ja) | 1981-07-27 | 1981-07-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117424A JPS5818962A (ja) | 1981-07-27 | 1981-07-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818962A JPS5818962A (ja) | 1983-02-03 |
| JPH0130309B2 true JPH0130309B2 (ja) | 1989-06-19 |
Family
ID=14711296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117424A Granted JPS5818962A (ja) | 1981-07-27 | 1981-07-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818962A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843572A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5912020B2 (ja) * | 1975-04-02 | 1984-03-19 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS5365075A (en) * | 1976-11-22 | 1978-06-10 | Nec Corp | Production of semiconductor element |
| JPS55125673A (en) * | 1979-03-22 | 1980-09-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55153344A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-07-27 JP JP56117424A patent/JPS5818962A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5818962A (ja) | 1983-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4916083A (en) | High performance sidewall emitter transistor | |
| JPS6412104B2 (ja) | ||
| JPH0315346B2 (ja) | ||
| US4652895A (en) | Zener structures with connections to buried layer | |
| US4847670A (en) | High performance sidewall emitter transistor | |
| US5569612A (en) | Process for manufacturing a bipolar power transistor having a high breakdown voltage | |
| US3703420A (en) | Lateral transistor structure and process for forming the same | |
| US4717677A (en) | Fabricating a semiconductor device with buried oxide | |
| US3840409A (en) | Insulating layer pedestal transistor device and process | |
| JPS6072255A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0130309B2 (ja) | ||
| JPS6342169A (ja) | ｎｐｎバイポ−ラ・トランジスタとその製法 | |
| US4144106A (en) | Manufacture of an I2 device utilizing staged selective diffusion thru a polycrystalline mask | |
| JPS61245573A (ja) | 半導体装置 | |
| JPH0582534A (ja) | 半導体装置 | |
| JPH09283646A (ja) | 半導体集積回路 | |
| JPH02276272A (ja) | 半導体装置 | |
| JP2653019B2 (ja) | バイポ−ラトランジスタ及びその製造方法 | |
| JP2604793B2 (ja) | 半導体装置 | |
| JP2627289B2 (ja) | 半導体集積回路の製造方法 | |
| JP2513474B2 (ja) | 半導体集積回路 | |
| JP3068510B2 (ja) | 半導体装置 | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| JPH09270470A (ja) | 半導体集積回路 | |
| JPH0451526A (ja) | 半導体装置およびその製造方法 |