JPS58190054A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置及びその製造方法に関するものであ
って、更に詳細には、相補型金属−酸化物一半導体装置
（０ＭＯ８）及びその製造方法に関するものであり、特
にイオン注入に対するマスキング工程に特徴を有する技
術に関するものである。

相補型金属−酸化物一半導体（０ＭＯ８）装置は公知で
あり、従来、概略シリコンウェハから出発しウェハの内
部及び上部に異なった導電型の領域を形成する工程を有
する種々のプロセスによって製造されている。０ＭＯ８
装置は、Ｐ型及びＮ型の両方のＭＯＳトランジスタを有
しており、これら両方のトランジスタはソース領域及び
ドレイン領域と呼ばれる一対の領域間に存在するチャン
ネルの上方に設けられたゲートを有している。ソース領
域及びトレイン領域は一方の導電型のドーパントでドー
プされて、ＰＭＯ８Ｉ−ランジスタに対してはホールを
多数キャリアとして生成させ、−万ＮＭＯＳトランジス
タにおいては多数キャリアとして電子を生成する様に別
の導電型のドーパントでドープする。０ＭＯ８装置は、
ＰＭＯＳデバイス及びＮＭＯＳデバイスの両方を有して
おり従ってＭＯ８装置と比べて一層複雑であり製造困難
である。両方の導電型のＭＯＳ　ｌ−ランジスタに３− おいて、ゲートの端部がソース領域及びドレイン領域の
隣接する端部と縦方向において可及的に近接して整合さ
れる事が必須である。その間にギャップが存在するとト
ランジスタ動作を完全に阻害する事があり、又重畳する
場合にはゲートとソース領域又はドレイン領域との間に
電気的容量結合が形成される事によってトランジスタ動
作を劣化させる事がある（ミラー容量効果と呼称される
）。

０ＭＯ８１〜ランジスタは、そのゲートの導電型が互い
に相補的なものであり且つそれらのソース領域及びドレ
イン領域の導電型と同じであっても動作する。しかしな
がら、相補型ゲート接合を接続するには特別のステップ
を必要とし、例えば良好な導電性を確保する為にチップ
領域を金属短絡線用に使用することが必要となる。従っ
て、両方の導電型のデバイスに対し同一のゲート導電型
を使用する事が望ましく、即ちこの場合には、一方又は
他方のゲートの導電型はそのソース領域及びドレイン領
域の導電型とは反対の導電型となっている。ソース領域
及びトレイン領域のドーピングは、４− 意図するソース領域及びドレイン領域内にドーパントを
拡散又はイオン注入する事によって行なうことが可能で
ある。どちらの方法によっても、最初にドーピングを行
なって、次いでグー１〜を形成する場合には、マスクを
ソース領域とトレイン領域との間に極めて正確に整合さ
せる事が必要であるが、この様な整合を完全なものとす
る事は不可能である。一方、最初にゲートを形成する場
合には、ゲートがイオンドーピング工程における境界を
定める機能を果し、従って゛′自己整合′°させる事が
可能である。しかしながら、この場合には、ソース領域
及びドレイン領域をドープする為に使用される反対導電
型の物質でゲートが汚染されない様に保護する事が必要
である。

自己整合させたゲートを有する半導体装置の従来の１製
造方法においては、ドーピング工程においてゲートを保
護する為に２層のフォトレジスト（レジスト）をスピン
形成するものがある。第１のレジストをゲート物質上に
付与させる。次いで、そのレジストをパターン形成し、
ゲート物質を工ッチング処理してゲートを形成する。第
１のレジス！〜を残したままで、第２のレジストを第ル
ジストを被覆してスピン形成する。製造を行なう場合に
再加工回数を増加可能とする事が望ましいが、二重スピ
ニング技術は再加工と相容れないものである、。二重ス
ピニングレジスト技術においてはポジティブのレジスト
とネガティブのレジストの両方を必要としており、この
ことは望ましいことではない。ドーピング工程において
ゲートを保護する別の従来方法においては、ゲートの上
にエキストラな酸化物層を形成する事である。しかしな
がら、このエキストラな酸化物層を剥離する為に使用す
る化学溶液がその他の表面部分において露出されている
酸化物とも反応し、酸化物層の絶縁特性を低下させると
共にチップの基板に対する容量を増加させる事となる。

本発明は、以上の点に鑑み成されたものであって、上述
した如き従来技術の欠点を解消した半導体装置及びその
製造方法を提供する事を特徴とする特に、自己整合させ
た単一の導電型のゲートを有しており相補型のソース領
域及びドレイン領域を形成する為の０ＭＯ８製造プロセ
スを提供する事を目的とする。

本発明は、ゲートをバターニングし且つイオン注入期間
中ゲートを保護する方法を提供するものである。例えば
アルミニウムの様な金属の金属層をゲート物質層と、エ
ツチング期間中にゲート物質に対するパターンマスクと
して従来使用されているようなフォトレジスト層との間
にナンドイッチ構造に形成する。本発明においては、フ
ォトレジストパターンがエツチングされる金属をマスク
し、金属パターンがエツチングされてゲートパターンを
形成するゲート物質をマスクする。フォトレジストをゲ
ートマスクとして使用する従来のプロセスにおいては、
次いでゲートマスク用の７オトレジストを除去し、従っ
てイオン注入時においてゲートを保護する事はない。本
発明においては、金属マスクはゲート上に残存され、従
ってイオン注入用のストップマスクとしての別の機能を
果す事となる。新たに７オトレジストパターンを形成７
− し、一方の導電型の全てのデバイスを被覆し、第１のイ
オン注入ストップマスクを形成して反対導電型のデバイ
スのソース領域及びドレイン領域に対してイオン注入が
成されている間前記一方の導電型のソース領域及びドレ
イン領域を保護する。

次いで、第１のイオン注入ストップマスクを剥離し、第
２のイオン注入ストップマスクを形成してそれまで被覆
されていなかったデバイスを被覆させる。この状態で露
出されているソース領域及びドレイン領域に対してイオ
ン注入を行なう。次いで、第２のイオン注入ストップマ
スクを剥離する。

これら全てのステップにおいて金属マスクはゲートを保
護しており、且つ金属マスクは他のデバイスコンポーネ
ントとは異なった化学組成を有しているので、他の部分
に損傷を与えることなしに金属マスクを容易に剥離させ
る事が可能である。この段階において、本発明プロセス
によれば従来のものと比べて一層向上した品質を有する
構成とすることが可能であり、又０ＭＯ８製造プロセス
における残りの従来の工程を行なった後においても８− 最終的に歩留りが向上されたものとなっている。

以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。尚、図面は、本発明を実施する
好適な方法を例示したものであって、その工程（ま軽度
にドープしたＮｓ電型シリコンウェハ基板１２であって
、典型的に２乃至４Ω・ａｍの固有抵抗を有し、且つ２
０ミルの厚さを有しく１００）結晶面に切断された基板
を使用してプロセスを開始する。好適には熱酸化によっ
て最初の酸化物Ｈ（不図示）を３，０ＯＯＡの厚さに形
成する。フォトレジストのスピニング形成、マスキング
、エツチング、イオン注入、フォトレジス１〜剥離、及
びウェル−ドライブ酸化等の従来の工程を経る事によっ
て、基板１２内においてＮ型デバイスを形成すべき個所
にＰ型ウェル１４を形成する。従来のプロセスによって
ウェルに対しチャンネルストップ（不図示）も形成する
。約５，５００人の厚さを有するフィールド酸化ｍ１６
を各フィールド酸化膜１６をウェル１４に隣接させて成
長形成させる。トランジスタのスレッシュホールド制即
用のイオン注入を行なった後に、約２５０人の厚さであ
ってフィールド酸化膜１６と連続したゲート酸化膜１１
を熱酸化によって活性デバイス領域に成長形成させる。

このゲート酸化Ｉｌ！１１はつｌル１４上方のフィール
１：酸化１１１１６の一端側から基板１２上方の他端側
へ延在している。ポリシリコン　及び／又は　金属シリ
サイドのようなＮ型グー１〜物質からなるグー１−物ｒ
ｉ層１８を全表面上１、：ＣＶＤ技術によって形成する
。このゲート物質層は典型的に４　、３００人の厚さを
有している。

ゲート物質層の上にアルミニウムの様な金属からなる金
属層２０を第′１図に示した如（３，５００人の厚さに
真空蒸着技術によって付着形成する。従来使用されてい
る適宜のフオトレジス１〜（不図示）、例えばシブリー
社（Ｓｈｉｐｌｅｙ　　Ｃｏ　、　）によって製造され
ているＡ２　１，４７０のようなフオトレジス（・を前
記アルミニウム層の上にスピン形成させる。グー１へマ
スクを使用してこのフォトレジストを露光し、且つ現像
する。ゲート用のパターンが存在する以外の全での領域
からこのレジストを除去し、第２図に示した如く、レジ
スト２２のマスクを残存させる。次いで、アルミニウム
を除去するが、この場合に、好適には、非等方性ドライ
エツチング法（例えば、２００ミリＴ　ｏｒｒの圧力に
おいてＣＣｊ２４内において高周波（ＲＦ）放電を使用
する方法）を使用してゲート内へのアンダーカットを最
小限にとどめ、第３図に示したような金属マスク２０Ｍ
を有する構造とさせる。本発明プロセスのこの段階にお
いて、従来技術にはない新規な構造が形成されている。

この新規な構造に基づいて更に製造を行なうことにより
、上述した如き自己整合させたゲートにおける利点及び
改良点を得ることが可能となる。すなわち、二重スピン
形成したレジストを使用したり、又はエキストラな酸化
物層を使用する場合に遭遇する問題点を発生することな
しに自己整合させた同一の導電型のゲートを得ることが
可能である。

パターン形成したレジスト１！２２及びアルミニウム１
２０Ｍを使用して別の非等方性エッチ（例えば、３００
乃至５００ミリＴ　ｏｒｒの圧力における塩１１− 素ガス中における高周波プラズマ放電）で処理する事に
よりポリシリコンゲート１８Ｇを画定する。

次いで、ゲートパターン用フＡトレジストを剥離するが
、第４図に示した如く、ゲート？被覆しているアルミニ
ウムは残存する。

新たにフォトレジスト層２４を基板のデバイス表面上に
付着形成させるが、このフォトレジストは前に使用した
ものと同一の種類のものとすることが可能である。フォ
トレジスト層２４を現像して一方の導電型のデバイス用
の全ての領域を被覆するパターンを形成する。この一方
の導電型のデバイスの全ての領域を被覆するマスクのア
ライメントは余り重要なものではない。何故ならば、現
像したフォトレジストの端部が異なった導電型のデバイ
スを分離するフィールド分離領域に沿って維持されれば
良いからである。Ｐ導電型デバイスのソース領域２６及
びドレイン領１１！２８は本実施例においては被覆され
ておらず、従って公知のイオン注入技術によってイオン
注入が行なわれる。

この場合のイオン注入においては、１５０ＫｅＶの１２
− エネルギーレベルにあるＢＦａビームからの正のボロン
イオンでイオン注入を行ない５×１０　イオン数７ａｍ
２の不純物濃度とさせることが可能である。レジスト層
２４は精密に整合されている訳ではないが、レジストを
典型的に１２０℃を超える温度に露呈させる事はできず
、露呈させた場合には剥離が困難となる。従って、イオ
ン注入を行なう場合に、好適には、回転型のイオン注入
器を使用して行なう。アルミニウム２０Ｍは、レジメ１
〜２４と適合性を有する温度によって影響を受けること
はない。イオン注入を行なう事により、必然的に金属で
画定されたグー１〜１８Ｇにまさに近接してソース領域
２６及びドレイン領域２８が形成される。更に、アルミ
ニウム又はその他の金属からなる金属部分２０Ｍは、フ
ォトレジスト又はエキストラな酸化物層等のような従来
の物質ど比べて優れたイオン停止能力を有している。従
って、このようにして形成されたゲートはソース領域お
よびドレイン領域とオーバーラツプを有することなく完
全に自己整合して形成されており、従ってミラー容量は
最小のものとされている。

次いで、レジスト２４　（ＮＭＯＳデバイスを被覆して
いる）を剥１１ｉ１する。次いで、新たにレジスト１！
２５をスピン形成し、今イオン注入したばかりのＰＭＯ
Ｓデバイスを被覆するようなパターンで現像を行なう。

同様のイオン注入技術、例えば１００Ｋｅの正の砒素又
はリンイオンのビームを使用して３×１０　イオン数、
／Ｃｍ’程度の濃度を得るようなイオン注入を行なうこ
とによりＮＭＯ８用のソース領域３０及びドレイン領域
３２を形成する（第６図）。次いで、ＰＭＯＳデバイス
を被覆しているレジスト２５を剥離する。又、アルミニ
ウム２０Ｍも剥離する。この場合の好適な剥離用のエッ
チとしては、１６容積部の脱イオン化水と、２容積部の
燐酸と各１容積部の酢酸及び硝酸とによって構成される
ものである。アルミニウム又はその他の使用することが
可能な金属はフィールド乃至はゲート酸化物ど全（異な
った化学的性質を有しているので、その他の層に損傷を
与えることなしに簡単に剥離させる事が可能である。

この点が従来のエキス１−ラな酸化物層を使用して自己
整合したゲートを製造するプロセスにおいては得ること
のできない利点であって、従来技術におけるエキストラ
な酸化物層を除去する場合にはフィールド酸化膜が薄（
なったりその絶縁特性が低下したりする事を回避するこ
とが不可能であった。

Ｐ導電型のソース領域２６及びドレイン領域２８のイオ
ン注入をおこなう場合に、フォトレジスト２４はＰ型の
ドーパントがウェル１４の上方に存在するＮ型グー１〜
１８Ｇ内に注入される事を防止し、且つソース領域２６
及びドレイン領域２８に隣接したアルミニウム２ＯＮは
Ｐ型のドーパントがその下に存在するＮ型ゲート１８Ｇ
内に注入される事を阻止する。

次いで、ソース及びドレイン酸化、コンタクト形成、相
互配線層付着及びパターン形成、相互配線とコンタクト
領域との合金化等の公知の工程を実施する事によってＣ
ＭＯ８集積回路が完成される。

１５一 本発明の別の実施形態においては、アルミニウムの代り
にタングステン、モリブデン、タンタル等の様な耐火性
金属を使用することが可能である。

この様な場合には、第５図に示したステップまでは主要
の工程は同じであり、次いで耐火性金属をアル・ミニラ
ムの様に剥離させる事も可能であるが、一方高易度プロ
セスを使用して耐火性金属を下側に存在するポリシリコ
ンの一部と化学的に反応させて耐火性金属シリサイドを
形成させる事も可能である。この様な技術は、３．　ｐ
３Ｍｕｒａｒｋａの寄稿によるパ集積回路用の耐火性シ
リサイド（Ｒｅｆｒａｃｔｏｒｙ　　Ｓ　１ｌｉｃｉｄ
ｅｓ　　ｆｏｒ　　ｌ　ｎｔｅｇｒａｔｅｄ　　ＣＩｒ
ｃｕｔｔｓ　）　”　、ザ・ジャーナル・オブ・バキュ
ーム・サイエンス・テクノロジー　１７，７７５頁　（
１９８０年７月−８月）、という文献に記載されている
。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸鋭することなしに種
々の変形が可能であることは勿論である。例えば、上述
した導電型を全て反１６一 対のものとすることが可能である。更に、フォトレジス
ｌ−２４′＆びフォトレジスト２５を設ける順番及びＰ
型のソース及びドレイン領域とＮ型のソース及びドレイ
ン領域とのイオン注入の順番を逆にする事も可能である
。又、上述した説明においては特定の適用場面における
パラメータを使用しているが、本発明は隣接するポリシ
リコンに悪影響を与えることなく所望の領域にドーピン
グを行なう任意の半導体製造工程に適用することが可能
なものである。

【図面の簡単な説明】

第１図はゲート物質層及び金属層によって被覆されてい
るデバイスのウェル及びフィールド分離領域を有する基
板を示した断面図、第２図はゲートをパターン形成する
のに使用する為に第１図に示した基板の金属層上に７オ
トレジストパターンを形成した状態を示した断面図、第
３図はフォトレジス１−ゲートパターンに従って第２図
の金属層を選択的に除去した状態を示した断面図、第４
図はフォトレジストを除去した第３図の金属バターンを
示しており且つ金属及びレジストパターンに従ってゲー
ト物質層をエツチング処理した後の状態を示した断面図
、第５図は一方の導電型のデバイスを形成する状態を示
した断面図、第６図は他方の導電型のデバイスを形成す
る状態を示した断面図、である。 （符号の説明） １１：　ゲート酸化膜 １２：　基板 １４：　Ｐウェル １６：　フィールド酸化膜 １８：　ゲート物質層 ２０：　金属層 ２２、２４．２５：　　フォトレジスト２Ｂ、　２８．
３２．３０：　　ソース／ドレイン領域１９− ２７６− 手続補正書 昭和５８年　４月１３日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　３
３９１０　　号２、発明の名称　　　半導体装置及びそ
の製造方法３、補正をする省 事件との関係　　　特許出願人 ４、代理人 （外１名） ５、補正命令の日付　　　自　　発 ６、補正により増加する発明の数　　　な　　し７、補
正の対象　　　　　明　細　書 ８、補正の内容　　　　　別紙の通り 補　　正　　の　　内　　容 １、本願間ＩＩｌ書中、第１６頁第８行乃至第１５行の
記載を以下の如く訂正する。 「　Ｐ導電型のソース領域２６及びドレイン領Ｉｇ２８
のイオン注入を行なう場合に、フォトレジスト２４はＰ
型注入物がその下側の区域内に注入されることを防止し
、且つソース領域２６及びドレイン領域２８に隣接し露
出されているアルミニウム２０ＭはＰ型の注入物がその
下側に存在するＮ型ゲート１８Ｇに注入されることを阻
止する。」 （以　上） 手続ネ甫正書（方式） ％式％ １、事件の表示　　　昭和５８年　特　許　願　第　３
３９１０　　号２、発明の名称　　　半導体装置及びそ
の製造方法３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　　昭和５８年５月１１日（５８
年５月３１日発送）６、補正により増加する発明の数　
　　な　　し７、補正の対象　　　　　委　任　状、　
図　　面８、補正の内容　　　　　別紙の通り １−

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体物質からなる基板と、前記基板
   の表面に形成した第２導電型のウェルと、前記基板の表
   面上に形成したゲート酸化膜と、前記ゲート酸化膜上に
   形成したゲート物質層と、前記ゲート物質層上に形成し
   た金属層とを有し、前記金属層がパターン形成されて前
   記ゲート物質層をバターニングするためのマスクを構成
   していることを特徴とする半導体装置。 ２、半導体装置の製造方法において、第１導電型の基板
   であって前記基板内に第２導電型のウェルを具備してお
   り前記基板内に前記ウェルに隣接するフィールド酸化分
   離領域を具備しており且つ前記基板内の前記ウェルの上
   方の前記フィールド酸化分離領域の一端側から前記基板
   上方の前記フィールド酸化分離領域の他端側に延在する
   ゲート酸化層を具備している基板を用意し、前記ゲート
   酸化層上に前記第１導電型のゲート物質層を設け、前記
   ゲート物質層上に金属層を設け、所望のゲートパターン
   に従って前記ゲート物質層及び前記金属層を部分的に除
   去すると共に前記ゲート酸化層上のゲート部分の上に存
   在する金属部分を残存させ、第１導電型デバイスを構成
   する領域に第１イオン注入ストツプマスクを設け、第２
   導電型デバイス用のソース領域及びドレイン領域をイオ
   ン注入し、前記第１イオン注入ストツプマスクを除去し
   、前記第１イオン注入ス１〜ツブマスクによって被覆さ
   れていなかった領域に第２イオン注入ストツプマスクを
   設け、第１導電型デバイス用の前記領域内にソース領域
   及びドレイン領域をイオ゛ン注入し、前記第２イオン注
   入スｌ−ツブマスクを除去する、上記各工程を有するこ
   とを特徴とする方法。 ３、上記第２項において、更に前記ゲートパターンに応
   じて残存された前記金属部分を除去する事を特徴とする
   方法。 ４、上記第２項において、金ＩｉＩ層を設ける工程が、
   アルミニウム層を設ける工程を有する事を特徴とする方
   法。 ５、上記第２項において、前記ゲートパターンに応じて
   残存する前記金属部分を合金化して耐火性金属シリサイ
   ドを形成することを特徴とする方法。 ６、上記第５項において、前記金属層を設ける工程が、
   タンタル層を設ける工程を有する事を特徴とする方法。 ７、上記第４項において、前記金属層を設ける工程が、
   モリブデン層を設ける工程を有する事を特徴とする方法
   。 ８、上記第５項において、前記金属層を設ける工程が、
   タングステン層を設ける工程を有する事を特徴とする方
   法。