JPS5819028A - オフセツト調整装置 - Google Patents
オフセツト調整装置Info
- Publication number
- JPS5819028A JPS5819028A JP56116984A JP11698481A JPS5819028A JP S5819028 A JPS5819028 A JP S5819028A JP 56116984 A JP56116984 A JP 56116984A JP 11698481 A JP11698481 A JP 11698481A JP S5819028 A JPS5819028 A JP S5819028A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＡ／Ｄ変換器の出力のオフセノｌ−’に自動的
に補正する装置に関するものである。
に補正する装置に関するものである。
一般に、演算増幅器等はオフセット電圧を調整する必要
がある。アナログ信号をディジタル信号に変換するいわ
ゆるＡ／Ｄ変換器においても、そこに用いられている演
算増幅器や比較器（コンパレータ）のためにオフセット
電圧を調整する必要がある。この調整はＡ／Ｄ変換器の
出力符号を見ながら、入力が所定の電圧のとき所定の符
号が出力されるように調整するものであって、かなりめ
んどうであり、また、−たん調整しても、経時変化、温
度変化に対して、ずれる恐れがある。
がある。アナログ信号をディジタル信号に変換するいわ
ゆるＡ／Ｄ変換器においても、そこに用いられている演
算増幅器や比較器（コンパレータ）のためにオフセット
電圧を調整する必要がある。この調整はＡ／Ｄ変換器の
出力符号を見ながら、入力が所定の電圧のとき所定の符
号が出力されるように調整するものであって、かなりめ
んどうであり、また、−たん調整しても、経時変化、温
度変化に対して、ずれる恐れがある。
本発明は、このような欠点を除去し、Ａ／Ｄ変換器のオ
フセットは物論、その前に接続されている演算増幅器等
のオフセットも同時に自動的に補正できる装置を提供す
るものである。
フセットは物論、その前に接続されている演算増幅器等
のオフセットも同時に自動的に補正できる装置を提供す
るものである。
本発明の基本的な原理を以下に示す。
第２図に示すような音声信号等のアナログ信号を符号化
することを考える。ここで１２は無信号時のレベルを示
し、第２図（イ）はこのレベル１２の上下に入力信号が
振れる場合、同（ロ）はこのレベル１２の片側でのみ入
力信号が変化する場合である。
することを考える。ここで１２は無信号時のレベルを示
し、第２図（イ）はこのレベル１２の上下に入力信号が
振れる場合、同（ロ）はこのレベル１２の片側でのみ入
力信号が変化する場合である。
例えば（イ）は音声信号、（ロ）は第３図のような回路
に音声信号を通じて得られたその音声信号の包絡線信号
と考えることができる。第３図において、１６は全波整
流回路、１７は平滑回路である。
に音声信号を通じて得られたその音声信号の包絡線信号
と考えることができる。第３図において、１６は全波整
流回路、１７は平滑回路である。
１０．１１，１４ｉｄ、それぞれの信号に対し、無信号
期間かどうか全判定するための閾値レベルを示し、（イ
）の場合は、信号９が閾値１０と１１に狭まれた領域に
ある定められた時間連続して存在するとき、（ロ）の場
合は信号１３が閾値１４とレベル１２の間にある定めら
れた時間連続して存在するとき、その期間は無信号期間
であると判定する。一般に、音声信号等の場合９．１３
等全電圧波形とするとき、レベル１２は電位Ｖｏ（多く
の場合は零）であるはずであるが、演算増幅器、ザンプ
ルホールド回路等を通すとオフセントやドリフトのため
、この値から少々ずれる。本発明は、この欠点を補うた
めに、Ａ／Ｄ変換された後で、このオフセットやドリフ
トで生じた誤差電圧を、そのＡ／Ｄ変換器の出力から差
し引き、正しい信号を得るものであって、この差し引く
べき値は、前記無信号期間の値を以て行うものであり、
この無信号期間を自動的に検出することができれば、こ
の調整が自動的に行えることになる。
期間かどうか全判定するための閾値レベルを示し、（イ
）の場合は、信号９が閾値１０と１１に狭まれた領域に
ある定められた時間連続して存在するとき、（ロ）の場
合は信号１３が閾値１４とレベル１２の間にある定めら
れた時間連続して存在するとき、その期間は無信号期間
であると判定する。一般に、音声信号等の場合９．１３
等全電圧波形とするとき、レベル１２は電位Ｖｏ（多く
の場合は零）であるはずであるが、演算増幅器、ザンプ
ルホールド回路等を通すとオフセントやドリフトのため
、この値から少々ずれる。本発明は、この欠点を補うた
めに、Ａ／Ｄ変換された後で、このオフセットやドリフ
トで生じた誤差電圧を、そのＡ／Ｄ変換器の出力から差
し引き、正しい信号を得るものであって、この差し引く
べき値は、前記無信号期間の値を以て行うものであり、
この無信号期間を自動的に検出することができれば、こ
の調整が自動的に行えることになる。
第１図は本発明の一実施例を示すものである。
図において１は音声等のアナログ信号入力端子、２は端
子１９に入力さｎる標本化パルスによりこのアナログ信
号を符号化するＡ／Ｄ変換器、６２はＡ／Ｄ変換器２の
出力符号と同形式の符号で閾値が予め設定されている閾
値設定スイッチ、６１は閾値設定スイッチ５２の出力と
前記Ａ／Ｄ変換器２の出力全比較し、Ａ ／ Ｄ変換器
２の出力が前記閾値以下か否かに応じた論理状態を出力
する比較器、６は前記比較器５１の出力の論理状態によ
り標本化パルスを計数するが、もしくはリセットされる
計数器、７１は計数器６の出力デコードするデコーダ、
γ２はデコーダ７１の出力によって前記Ａ／Ｄ変換器２
の出力をラッチするランチ、８は前記計数器６がカウン
トアツプしたとき、前記ラッチ７２の内容をランチする
ラッチ、４は前記Ａ／ｌ）変換器２の出力がらこのラッ
チ８の内容を減する減算器、３はオフセットの取り除か
れた符号化された信号を出力する出力端子である。
子１９に入力さｎる標本化パルスによりこのアナログ信
号を符号化するＡ／Ｄ変換器、６２はＡ／Ｄ変換器２の
出力符号と同形式の符号で閾値が予め設定されている閾
値設定スイッチ、６１は閾値設定スイッチ５２の出力と
前記Ａ／Ｄ変換器２の出力全比較し、Ａ ／ Ｄ変換器
２の出力が前記閾値以下か否かに応じた論理状態を出力
する比較器、６は前記比較器５１の出力の論理状態によ
り標本化パルスを計数するが、もしくはリセットされる
計数器、７１は計数器６の出力デコードするデコーダ、
γ２はデコーダ７１の出力によって前記Ａ／Ｄ変換器２
の出力をラッチするランチ、８は前記計数器６がカウン
トアツプしたとき、前記ラッチ７２の内容をランチする
ラッチ、４は前記Ａ／ｌ）変換器２の出力がらこのラッ
チ８の内容を減する減算器、３はオフセットの取り除か
れた符号化された信号を出力する出力端子である。
次に計数器６、デコーダ７１、ラッチ７２および８の動
作について説明する。
作について説明する。
標本化周波数１’ｓ（＋−＋ｚ）、前記無信号期間判定
のための時間長ｉＮ／７”ｓ（秒〕とするとき、計数器
６はＮ進計数器である。本説明では前記Ａ／Ｄ変換器２
の出力が前記閾値以下のときは前記比較器６１の出力は
論理″１”、そうでないときは論理”Ｏ”であるとする
。計数器６において、Ｒはす七ソト入力端子で論理”Ｏ
”のときりセントされる。ＯＡはキャリ出力端子で、計
数器６がカウントアンプすると論理＋１ 、 Ｉ＋にな
る。このような構成によれば本計数器６は、前記Ａ／Ｄ
変換器２の出力値が前記閾値以」二のときはりセットさ
れ、以下のときは標本化パルスを計数し、この期間が十
分長ければＮ計数後前記キャリ出力を発生することにな
る。この期間が短かく、Ｎ個計数する以前に、前記Ａ／
Ｄ変換器２の出力が前記閾値以上になれば、計数器６は
リセットされる。すなわち、計数器６のキャリ出力が発
生するのは、前記Ａ／Ｄ変換器２の出力が前記閾値以下
である状態がＮ／、／”Ｓ（秒〕以上続くときである。
のための時間長ｉＮ／７”ｓ（秒〕とするとき、計数器
６はＮ進計数器である。本説明では前記Ａ／Ｄ変換器２
の出力が前記閾値以下のときは前記比較器６１の出力は
論理″１”、そうでないときは論理”Ｏ”であるとする
。計数器６において、Ｒはす七ソト入力端子で論理”Ｏ
”のときりセントされる。ＯＡはキャリ出力端子で、計
数器６がカウントアンプすると論理＋１ 、 Ｉ＋にな
る。このような構成によれば本計数器６は、前記Ａ／Ｄ
変換器２の出力値が前記閾値以」二のときはりセットさ
れ、以下のときは標本化パルスを計数し、この期間が十
分長ければＮ計数後前記キャリ出力を発生することにな
る。この期間が短かく、Ｎ個計数する以前に、前記Ａ／
Ｄ変換器２の出力が前記閾値以上になれば、計数器６は
リセットされる。すなわち、計数器６のキャリ出力が発
生するのは、前記Ａ／Ｄ変換器２の出力が前記閾値以下
である状態がＮ／、／”Ｓ（秒〕以上続くときである。
デコーダ７１は前記計数器６の出力がＮ／２付近の適当
な値をデコードするように構成され、ラッチ７２は、こ
のデコーダ７１にデコード出力が発生する時点の前記Ａ
／Ｄ変換器２の出力全ラッチする。ラッチ８は、前記計
数器６のキャリ出力が発生する時点で、ラッチ７２の内
容全ラッチする。
な値をデコードするように構成され、ラッチ７２は、こ
のデコーダ７１にデコード出力が発生する時点の前記Ａ
／Ｄ変換器２の出力全ラッチする。ラッチ８は、前記計
数器６のキャリ出力が発生する時点で、ラッチ７２の内
容全ラッチする。
以上の構成により、前記Ａ／Ｄ変換器２の出力が前記閾
値以下になってがらその状態が続くとき、約Ｎ ／ ２
ｆＳ 秒後の前記Ａ／Ｄ変換器２の出力がラッチ了
２にラッチされ、さらに約Ｎ ／ ２ ｆｓ （秒〕後
その状態が続いていれば、ラッチ７２の内容がラッチ２
にラッチされることになり、前記Ａ ／ ｌ）変換器２
の出力が前記閾値以下の状態がＮ／１８（秒〕以上続く
ときに限ってラッチ８の内容が更新され、その長さ以下
のときはラッチ８の状態は変化しないことになる。この
ことは、前記Ａ／Ｄ変換器２の出力が前記閾値以下の状
態がＮ／ｆＢＣ秒〕以上続かないときは、無信号期間と
見做さなさず、Ｎ／ｆｓ〔秒〕以上続くときはその中央
付近の値をオフセット電圧と見做して、ラッチ８の内容
をその値に書き換えること全意味している。
値以下になってがらその状態が続くとき、約Ｎ ／ ２
ｆＳ 秒後の前記Ａ／Ｄ変換器２の出力がラッチ了
２にラッチされ、さらに約Ｎ ／ ２ ｆｓ （秒〕後
その状態が続いていれば、ラッチ７２の内容がラッチ２
にラッチされることになり、前記Ａ ／ ｌ）変換器２
の出力が前記閾値以下の状態がＮ／１８（秒〕以上続く
ときに限ってラッチ８の内容が更新され、その長さ以下
のときはラッチ８の状態は変化しないことになる。この
ことは、前記Ａ／Ｄ変換器２の出力が前記閾値以下の状
態がＮ／ｆＢＣ秒〕以上続かないときは、無信号期間と
見做さなさず、Ｎ／ｆｓ〔秒〕以上続くときはその中央
付近の値をオフセット電圧と見做して、ラッチ８の内容
をその値に書き換えること全意味している。
第６図は本発明の他の実施例全示すものであって、７１
は累算器、７２は割算器である。計数器６、ラッチ８は
前記のものと全く同様である。累算器７１は、前記Ａ／
Ｄ変換器２の出力全累積し、計数器６のギャリ出力でリ
セットされる。割算器７２は前記累算器７１の出力ｆ
１７Ｈするものである。このような構成によれば、ラッ
チ８には、前記Ａ／Ｄ変換器２の出力の前記閾値以下の
状態がＮ／ｆＳ〔秒〕続いたとき、その間の平均値がオ
フセット電圧としてラッチされることになる。本実施例
は前記第１の実施例に比べ、構成は複雑になるものの特
に背景雑音等のため前記閾値以下でレベル変動が生じて
いるとき精度は向上する。
は累算器、７２は割算器である。計数器６、ラッチ８は
前記のものと全く同様である。累算器７１は、前記Ａ／
Ｄ変換器２の出力全累積し、計数器６のギャリ出力でリ
セットされる。割算器７２は前記累算器７１の出力ｆ
１７Ｈするものである。このような構成によれば、ラッ
チ８には、前記Ａ／Ｄ変換器２の出力の前記閾値以下の
状態がＮ／ｆＳ〔秒〕続いたとき、その間の平均値がオ
フセット電圧としてラッチされることになる。本実施例
は前記第１の実施例に比べ、構成は複雑になるものの特
に背景雑音等のため前記閾値以下でレベル変動が生じて
いるとき精度は向上する。
以−にのように本発明によればＡ／Ｄ変換された後で、
オフセットの補正を行うものであるから、Ａ／Ｄ変換器
の入力に存在するオフセットも含めて補正されるもので
ある。寸だ、無信号区間全自動的に検出して行うもので
あるから、ドリフト等経時変化に対しても適切に補正さ
れる。
オフセットの補正を行うものであるから、Ａ／Ｄ変換器
の入力に存在するオフセットも含めて補正されるもので
ある。寸だ、無信号区間全自動的に検出して行うもので
あるから、ドリフト等経時変化に対しても適切に補正さ
れる。
第１図は本発明の一実施例におけるオフセット調整装置
を示すブロック図、第２図（イ）（ロ）および第３図は
原理説明図、第４図は本発明の第２の実施例を示すブロ
ック図である。 ２・・・・・Ａ／Ｉ）変換器、４・・・・・減算器、５
１ ・・・比較器、５２・ 閾値設定スイッチ、６・旧
・・カウンタ、７１・・・・・・デコーダ、８．７２・
旧・・ラッチ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名σノ ヘ 城 “ 第４図 手続補正書Ｃ方弐゛） １事件の表示 昭和６６年特許願第１１６９８４号 ２発明の名称 オフセット調整装置 ３補正をする者 ４１件との関係 特 許 出 願
人任 所 大阪府門真市大字門真１００６番地名 称
（５８２）松下電器産業株式会社代表者 １１
１ 下 俊 彦４代理人 〒５７１ 住 所 大阪府門真市大字門真１ｏｏ６ｉ地松下電器
産業株式会社内 （２、特許請求の範囲を別紙のとおり訂正致しますＯ ２、特許請求の範囲
を示すブロック図、第２図（イ）（ロ）および第３図は
原理説明図、第４図は本発明の第２の実施例を示すブロ
ック図である。 ２・・・・・Ａ／Ｉ）変換器、４・・・・・減算器、５
１ ・・・比較器、５２・ 閾値設定スイッチ、６・旧
・・カウンタ、７１・・・・・・デコーダ、８．７２・
旧・・ラッチ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名σノ ヘ 城 “ 第４図 手続補正書Ｃ方弐゛） １事件の表示 昭和６６年特許願第１１６９８４号 ２発明の名称 オフセット調整装置 ３補正をする者 ４１件との関係 特 許 出 願
人任 所 大阪府門真市大字門真１００６番地名 称
（５８２）松下電器産業株式会社代表者 １１
１ 下 俊 彦４代理人 〒５７１ 住 所 大阪府門真市大字門真１ｏｏ６ｉ地松下電器
産業株式会社内 （２、特許請求の範囲を別紙のとおり訂正致しますＯ ２、特許請求の範囲
Claims (1)
- アナログ信号をディジタル信号に変換する人／Ｄ変換手
段と、このアナログ信号のレベルが予め設定した閾値よ
り小なる区間を検出するレベル検出手段と、このレベル
検出手段の出力により、前記閾値以下のレベルが持続す
る期間が予め設定した長さより長いかどうかを検出する
時間幅検出手段と、この時間幅検出手段が、前記閾値以
下のレベルの持続する期間が前記予め設定した長さより
長いことを検出したとき、該時間の値を前記Ａ／Ｄ変換
手段の出力値から減する減算手段とを備えることを特徴
とするオフセットの調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116984A JPS5819028A (ja) | 1981-07-24 | 1981-07-24 | オフセツト調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116984A JPS5819028A (ja) | 1981-07-24 | 1981-07-24 | オフセツト調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819028A true JPS5819028A (ja) | 1983-02-03 |
Family
ID=14700603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116984A Pending JPS5819028A (ja) | 1981-07-24 | 1981-07-24 | オフセツト調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178221A (ja) * | 1984-09-26 | 1986-04-21 | Matsushita Electric Ind Co Ltd | クランプ回路 |
-
1981
- 1981-07-24 JP JP56116984A patent/JPS5819028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178221A (ja) * | 1984-09-26 | 1986-04-21 | Matsushita Electric Ind Co Ltd | クランプ回路 |
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