JPS58191021A - インタフエ−スの障害検出方式 - Google Patents
インタフエ−スの障害検出方式Info
- Publication number
- JPS58191021A JPS58191021A JP57072883A JP7288382A JPS58191021A JP S58191021 A JPS58191021 A JP S58191021A JP 57072883 A JP57072883 A JP 57072883A JP 7288382 A JP7288382 A JP 7288382A JP S58191021 A JPS58191021 A JP S58191021A
- Authority
- JP
- Japan
- Prior art keywords
- interface
- standard specifications
- unit
- recording
- detecting system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４）発明の技術の分野
本発明はコンビ、−タシステム構成機巻等の関に用いら
れるインタフェースの異状検出方式に関する０ （８）技術の背景 コンビ、−一〇晋及Ｋ ｆ’Ｐ−）てその各種の形態に
よる利用がなされるようになル、このためにインタフェ
ースに係わる障害が急速に増加しかつ多様な形で現われ
るようＫなった。
れるインタフェースの異状検出方式に関する０ （８）技術の背景 コンビ、−一〇晋及Ｋ ｆ’Ｐ−）てその各種の形態に
よる利用がなされるようになル、このためにインタフェ
ースに係わる障害が急速に増加しかつ多様な形で現われ
るようＫなった。
Ω 従来技術と問題点
コンビ、−声システムのインタフェースに係わる障害を
検出するため、従来、たとえはロジックステートアナラ
イザと称せらｆｌ、６装置を用いていた。ロジックステ
ートアナライザ祉インタフェースのデータバス等におけ
る信号を常に所定の時間にわたってエンドレスに記録し
、一方、予想される障ＩＦモードに対応するデータバス
信号等のパターンをあらかじめ記憶し、あらかじめ記憶
したこのパターンと１散するようなｆＩ号がデータバス
等に発生したとき、前記エンドレスの記録を停止し、モ
ード弧対応してデータバス等に生ずる信号のパターンは
多様であシ、これらをすべて予想し、あらかじめ記憶し
ておくことはできない０このために障害の検出ができな
い場合が非常に多かったＯａ 発明の目的 本発明の目的は既述従来例よ９以上に障害を検出するこ
とのできるインク７エースの障害検出手段を提供するこ
とにおる。
検出するため、従来、たとえはロジックステートアナラ
イザと称せらｆｌ、６装置を用いていた。ロジックステ
ートアナライザ祉インタフェースのデータバス等におけ
る信号を常に所定の時間にわたってエンドレスに記録し
、一方、予想される障ＩＦモードに対応するデータバス
信号等のパターンをあらかじめ記憶し、あらかじめ記憶
したこのパターンと１散するようなｆＩ号がデータバス
等に発生したとき、前記エンドレスの記録を停止し、モ
ード弧対応してデータバス等に生ずる信号のパターンは
多様であシ、これらをすべて予想し、あらかじめ記憶し
ておくことはできない０このために障害の検出ができな
い場合が非常に多かったＯａ 発明の目的 本発明の目的は既述従来例よ９以上に障害を検出するこ
とのできるインク７エースの障害検出手段を提供するこ
とにおる。
■ 発明の構成
本発明になるインタ７エイスの障筈検出方式株、インタ
フェースの標準仕様を記憶する記憶部と、前記標準仕Ｉ
ＩＫ対応するインタフェースの動作とｔＭ合する照合部
と、インタフェースの所定時間にわたる最新の信号を記
録する記録部とを備え、インタフェースに標準仕様と異
なる動作が佐じたとき前記記録部の記録を停止させるよ
うＫしたものである。
フェースの標準仕様を記憶する記憶部と、前記標準仕Ｉ
ＩＫ対応するインタフェースの動作とｔＭ合する照合部
と、インタフェースの所定時間にわたる最新の信号を記
録する記録部とを備え、インタフェースに標準仕様と異
なる動作が佐じたとき前記記録部の記録を停止させるよ
うＫしたものである。
（ト）発明の実施例
次に本発明の要旨を図示実施例によシ＾体的にｉ！ｆ２
明する０ 第１図は本発明一実施例の構成を示し、１拡インク７エ
ースの標準仕様を記憶する記憶部、２は記憶部１に記憶
したインク７エースの標準仕様に対応するインタフェー
スの動作を検出する検出部、３は記憶部ＩＫ記憶したイ
ンク７エースの標準仕様と検出部２が検出したインタフ
ェースの動作とを照合する照合部、４はインタフェース
の所定時間にわたる最新の信号をエンドレスに記録し、
照合部３によって標準仕様と異なる動作がインタフェー
スに生じたことが認められたとき記録を停止する記憶部
である。
明する０ 第１図は本発明一実施例の構成を示し、１拡インク７エ
ースの標準仕様を記憶する記憶部、２は記憶部１に記憶
したインク７エースの標準仕様に対応するインタフェー
スの動作を検出する検出部、３は記憶部ＩＫ記憶したイ
ンク７エースの標準仕様と検出部２が検出したインタフ
ェースの動作とを照合する照合部、４はインタフェース
の所定時間にわたる最新の信号をエンドレスに記録し、
照合部３によって標準仕様と異なる動作がインタフェー
スに生じたことが認められたとき記録を停止する記憶部
である。
コンビ、−タシステムにおけるＣＰＵのチャネルと入出
力装置の制御装置との関に用いられる入出力インタフェ
ースには、通常、入出力装置の種類による相異を入出力
値ｇＩｔＯ鯛ＩＩ装置に吸収させることにより、接続さ
れる入出力装置のａ１類が異なっても広範囲に適用でき
るようにしたいわゆる標準化インタフェースが用いられ
ている。
力装置の制御装置との関に用いられる入出力インタフェ
ースには、通常、入出力装置の種類による相異を入出力
値ｇＩｔＯ鯛ＩＩ装置に吸収させることにより、接続さ
れる入出力装置のａ１類が異なっても広範囲に適用でき
るようにしたいわゆる標準化インタフェースが用いられ
ている。
またインタフェースを介して送受する信号は非ｆｉｒ１
期式でありＳ創の信号の立上がシ・下が９を利用して相
互間のタイミングをとるようにしているにのためλ２図
に示すように信号人と信号Ｂの順序及び各々の間の時間
はインタフェースの標準仕様として明確に規定されてい
る０ 既述従来例においては予想される陣隻モードに対応する
データバス価号尋のデータパターンに着目して故障の検
出をおこなっておシ、このデータパターンは多様であシ
、これらをすべて予想しあらかじめ記憶しておくこと社
非常に１紬であるのに対し、本発明においては上述のよ
うに明確に規定されたインク７エースの標準仕様に着目
して障害の検出をおこなうようにしたものであシし九が
って従来例より確！に障害の検出を行うことができる０ −発明の詳細 な説明したように本発明によれけインタフェースの障害
を確爽に検出することができる。
期式でありＳ創の信号の立上がシ・下が９を利用して相
互間のタイミングをとるようにしているにのためλ２図
に示すように信号人と信号Ｂの順序及び各々の間の時間
はインタフェースの標準仕様として明確に規定されてい
る０ 既述従来例においては予想される陣隻モードに対応する
データバス価号尋のデータパターンに着目して故障の検
出をおこなっておシ、このデータパターンは多様であシ
、これらをすべて予想しあらかじめ記憶しておくこと社
非常に１紬であるのに対し、本発明においては上述のよ
うに明確に規定されたインク７エースの標準仕様に着目
して障害の検出をおこなうようにしたものであシし九が
って従来例より確！に障害の検出を行うことができる０ −発明の詳細 な説明したように本発明によれけインタフェースの障害
を確爽に検出することができる。
＃ｔ！１図は本発明一実施例の構成を示し、ｌは記憶部
、３は照合部、φは記録部である０ま九第２図はインク
７エースの標準仕様の例を示す０ヤ１図 オＺ図
、３は照合部、φは記録部である０ま九第２図はインク
７エースの標準仕様の例を示す０ヤ１図 オＺ図
Claims (1)
- インタフェースの標準仕様を記憶する記憶部と、前記標
準仕様と＃標準仕様に対応するインク７エースの動作と
を照合する照合部と、インタフェースの所定時間にわた
る最新の信号を記録する記録部とを備え、インタフェー
スに標準仕様と異なる動作か生じたとき前記記録部の記
録を停止することを特徴とするインタフニスの障害検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072883A JPS58191021A (ja) | 1982-04-30 | 1982-04-30 | インタフエ−スの障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072883A JPS58191021A (ja) | 1982-04-30 | 1982-04-30 | インタフエ−スの障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191021A true JPS58191021A (ja) | 1983-11-08 |
Family
ID=13502172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072883A Pending JPS58191021A (ja) | 1982-04-30 | 1982-04-30 | インタフエ−スの障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191021A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611934B2 (en) | 1988-09-07 | 2003-08-26 | Texas Instruments Incorporated | Boundary scan test cell circuit |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US6959408B2 (en) | 1989-06-30 | 2005-10-25 | Texas Instruments Incorporated | IC with serial scan path, protocol memory, and event circuit |
| US6975980B2 (en) | 1998-02-18 | 2005-12-13 | Texas Instruments Incorporated | Hierarchical linking module connection to access ports of embedded cores |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
-
1982
- 1982-04-30 JP JP57072883A patent/JPS58191021A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611934B2 (en) | 1988-09-07 | 2003-08-26 | Texas Instruments Incorporated | Boundary scan test cell circuit |
| US6813738B2 (en) | 1988-09-07 | 2004-11-02 | Texas Instruments Incorporated | IC test cell with memory output connected to input multiplexer |
| US6898544B2 (en) | 1988-09-07 | 2005-05-24 | Texas Instruments Incorporated | Instruction register and access port gated clock for scan cells |
| US6959408B2 (en) | 1989-06-30 | 2005-10-25 | Texas Instruments Incorporated | IC with serial scan path, protocol memory, and event circuit |
| US6990620B2 (en) | 1989-06-30 | 2006-01-24 | Texas Instruments Incorporated | Scanning a protocol signal into an IC for performing a circuit operation |
| US6996761B2 (en) | 1989-06-30 | 2006-02-07 | Texas Instruments Incorporated | IC with protocol selection memory coupled to serial scan path |
| US7058871B2 (en) | 1989-06-30 | 2006-06-06 | Texas Instruments Incorporated | Circuit with expected data memory coupled to serial input lead |
| US6975980B2 (en) | 1998-02-18 | 2005-12-13 | Texas Instruments Incorporated | Hierarchical linking module connection to access ports of embedded cores |
| US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63317787A (ja) | デイジタル回路の検査装置 | |
| JPS5930288B2 (ja) | クロツク信号監視方法 | |
| US4797754A (en) | Method for writing servo pattern in magnetic disk unit | |
| EP0535573A2 (en) | Test sequence generation method | |
| SU1667280A1 (ru) | Устройство дл контрол и резервировани информационно-измерительных систем | |
| JPH04339399A (ja) | メモリテスタの救済アドレス解析回路 | |
| JPH0297115A (ja) | タイマテスト方式 | |
| SU993266A2 (ru) | Устройство дл тестового контрол цифровых узлов электронно-вычислительных машин | |
| JPS61815A (ja) | シ−ケンス回路の異常個所発見装置 | |
| SU1103292A1 (ru) | Устройство дл контрол оперативных накопителей | |
| SU694863A1 (ru) | Устройство дл тестового контрол цифровых узлов электронных вычислительных машин | |
| SU1425682A1 (ru) | Устройство дл тестового контрол цифровых узлов | |
| JPS6011400B2 (ja) | Ｉｃ試験装置 | |
| JPS6210833Y2 (ja) | ||
| JPH0370811B2 (ja) | ||
| JPH0611486Y2 (ja) | リセツト状態検出回路 | |
| JPH04100338A (ja) | 伝送データのチェックシステム | |
| JPS60183521A (ja) | デ−タロガ装置の記録部バツクアツプ方法 | |
| JPS606143B2 (ja) | 入力デ−タ状変検出回路 | |
| JPH0322060A (ja) | メモリエラー検出制御方式 | |
| JPH0240168A (ja) | プレシフト回路のチェック回路 | |
| JPH04106628A (ja) | メモリエラー検出方式 | |
| JPS5854698B2 (ja) | 障害検出方式 | |
| JPS58102315A (ja) | 書込み補正回路の故障診断方式 | |
| JPS5816556B2 (ja) | エラ−検出方式 |