JPS606143B2 - 入力デ−タ状変検出回路 - Google Patents
入力デ−タ状変検出回路Info
- Publication number
- JPS606143B2 JPS606143B2 JP9637780A JP9637780A JPS606143B2 JP S606143 B2 JPS606143 B2 JP S606143B2 JP 9637780 A JP9637780 A JP 9637780A JP 9637780 A JP9637780 A JP 9637780A JP S606143 B2 JPS606143 B2 JP S606143B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- data
- input data
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Arrangements For Transmission Of Measured Signals (AREA)
- Dc Digital Transmission (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はテレメータ等より送られる各種のデータが定常
時に変化した場合を確認してデータの状変を検出する入
力データ状変検出回路に関するものである。
時に変化した場合を確認してデータの状変を検出する入
力データ状変検出回路に関するものである。
従来、テレメータより送られてきたデータは伝送略の雑
音等の影響によりデータには時々断等瞬時変化するデー
タがありこれ等をデータとして検出する場合があった。
音等の影響によりデータには時々断等瞬時変化するデー
タがありこれ等をデータとして検出する場合があった。
この対策として抵抗、コンデンサ等で構成する積分回路
にて吸収しているが時定数の定め方にも問題があり確実
なデータの状変を検出することが困難であった。以上に
ついて第１図のブロック図、第２図のタイムチャートで
説明する。図中、１は入力データが入力される入力端子
、２は保持メモリ回路、３はサンプリングパルスが入力
される端子、４は出力端子を示す。
にて吸収しているが時定数の定め方にも問題があり確実
なデータの状変を検出することが困難であった。以上に
ついて第１図のブロック図、第２図のタイムチャートで
説明する。図中、１は入力データが入力される入力端子
、２は保持メモリ回路、３はサンプリングパルスが入力
される端子、４は出力端子を示す。
第２図は第１図を説明するためのデータのタイミングチ
ャートを示す。図中５はサンプリングパルス、６は入力
データ、７は保持メモリ出力を示す。
ャートを示す。図中５はサンプリングパルス、６は入力
データ、７は保持メモリ出力を示す。
第１図において、入力聡子１に入力された入力データ６
は保持メモリ２に入力され、サンプリングパルス３によ
って保持メモリ２から出力７が出力される。この場合入
力データの■の部分は１レベルを有する持続データであ
り、■の部分は伝送路の雑音等の影響によりデータに瞬
断が生じたもので実際には■の１レベルが持続されるも
のである。それにもかかわらず保持メモリの出力には■
′の如き藤断データが出力される。このデータ７は誤り
を含んだデータであるのでこれをデータとして出力する
とテレメータのシステムに障害を起すことになる。本発
明は上記の難点を解決するために藤断時のデータは除き
正常のデータのみ検出する入力データ状変検出回路を提
供するものである。そのために、｛１’前述の伝送路の
雑音等によるデータの隣断のパルス幅ｔをサンプリング
パルスＴに対し、Ｔ＞ｔとし、■持続データの間隔＞幻
と規約する。【１｝、【２１の条件の下にｎビット構成
のシフトレジスタに入力されるデータをサンプリングパ
ルスでシフトしシフトレジスタの出力を排他的論理和回
路とィンバータと論理積回路によって構成される状変検
出回路でデータの状態変化を検出することにより入力デ
ータの状変を確認して情報システムの安定な動作を行な
わせるものである。以下これについて第３図の実施例及
び第４図のタイムチャートで説明する。
は保持メモリ２に入力され、サンプリングパルス３によ
って保持メモリ２から出力７が出力される。この場合入
力データの■の部分は１レベルを有する持続データであ
り、■の部分は伝送路の雑音等の影響によりデータに瞬
断が生じたもので実際には■の１レベルが持続されるも
のである。それにもかかわらず保持メモリの出力には■
′の如き藤断データが出力される。このデータ７は誤り
を含んだデータであるのでこれをデータとして出力する
とテレメータのシステムに障害を起すことになる。本発
明は上記の難点を解決するために藤断時のデータは除き
正常のデータのみ検出する入力データ状変検出回路を提
供するものである。そのために、｛１’前述の伝送路の
雑音等によるデータの隣断のパルス幅ｔをサンプリング
パルスＴに対し、Ｔ＞ｔとし、■持続データの間隔＞幻
と規約する。【１｝、【２１の条件の下にｎビット構成
のシフトレジスタに入力されるデータをサンプリングパ
ルスでシフトしシフトレジスタの出力を排他的論理和回
路とィンバータと論理積回路によって構成される状変検
出回路でデータの状態変化を検出することにより入力デ
ータの状変を確認して情報システムの安定な動作を行な
わせるものである。以下これについて第３図の実施例及
び第４図のタイムチャートで説明する。
この実施例ではシフトレジスタを３ビット構成のものに
ついて説明する。第３図において、１，３は第１図と同
一部材、１０はシフトレジスタ、１１はシフトレジスタ
１０の第１ビット、１２はシフトレジスタ１０の第２ビ
ット、１３はシフトレジスタの第３ビット、１４は状変
検出回路、１５，１６は排他的論理和回路（以下ＥＸＯ
Ｒと記す）、１ ７はインバ−夕、１８はＡＮＤ回路、
１９は状変検出信号出力端子、２０は制御パルス出力回
路、２１は保持メモリ回路、２２は保持メモリ回路の出
力端子を示す。
ついて説明する。第３図において、１，３は第１図と同
一部材、１０はシフトレジスタ、１１はシフトレジスタ
１０の第１ビット、１２はシフトレジスタ１０の第２ビ
ット、１３はシフトレジスタの第３ビット、１４は状変
検出回路、１５，１６は排他的論理和回路（以下ＥＸＯ
Ｒと記す）、１ ７はインバ−夕、１８はＡＮＤ回路、
１９は状変検出信号出力端子、２０は制御パルス出力回
路、２１は保持メモリ回路、２２は保持メモリ回路の出
力端子を示す。
第４図において、２５はサンプリングパルス、２６は入
力データ、２７は状変検出信号、２８は制御パルス、２
９は保持メモリ出力、３０は遅延時間△ｔを示す。
力データ、２７は状変検出信号、２８は制御パルス、２
９は保持メモリ出力、３０は遅延時間△ｔを示す。
次に第３図、第４図において、入力端子１より入力され
た入力データ２６がシフトレジスター０に入力されたサ
ンプリングパルス２５の周期Ｔ，，Ｔ２，Ｔ３でシフト
すると、第１ビット１１、第２ビット１２、第３ビット
１３に夫々シフトされる。いま第１ビット１１、第２ビ
ット１２、第３ビット１３のデー外ま０、１、１となる
。ＥＸＯＲ１５には０、１のデータが入力されて出力は
１となりＥＸＯＲ１６には１、１のデータが入力されそ
の出力はィンバータ１７で反転されて１となる。そして
ＡＮＤ回路１８に１、１が入力され、その結果状変検出
信号２７が検出される。以上の如く状変検出回路１４で
はシフトレジスタ１０の第１ビット、第２ビット、第３
ビットの組合せが０、１「１又は１、０、０のとき状変
検出信号２７を出力する。状変検出信号とサンプリング
パルスとが制御パルス出力回路２０に入力されここより
サンプリングパルスより△ｔ遅延した制御パルス２８を
出力し、この制御パルス２８で第３ビット、１３を保持
メモリ回路に記憶させその保持メモリを出力端子３より
出力する。次に入力データ２６に■の如き雑音による豚
断パルス（パルス幅ｔ）を有している場合の状変検出信
号と保持メモリ回路２１の状態について説明する。いま
、状変検出信号としてはシフトレジスタ１０の第１ビッ
ト、第２ビット、第３ビットの組合せが、０、１、１か
１、０、０である必要から、この場合第４図−２６で０
、１、１のデータは■、◎、■の各点になる。また第３
ビットは１レベルでこの１レベルが保持メモリ回路２１
に入力されると保持メモリ２９のｇ点の持続データが出
力され入力データ２６の藤断■を除去できる。以上は一
実施例について説明したものである。本発明の動作にお
いて、サンプリングパルスの間隔を適当に可変すること
により瞬断による誤り入力データを除去することが出来
る。図面の簡単な説明第１図は従釆例のブロック図、第
２図は第１図を説明するためのタイムチャート、第３図
は本発明の実施例、第４図は第３図を説明するためのタ
イムチャートを示す。
た入力データ２６がシフトレジスター０に入力されたサ
ンプリングパルス２５の周期Ｔ，，Ｔ２，Ｔ３でシフト
すると、第１ビット１１、第２ビット１２、第３ビット
１３に夫々シフトされる。いま第１ビット１１、第２ビ
ット１２、第３ビット１３のデー外ま０、１、１となる
。ＥＸＯＲ１５には０、１のデータが入力されて出力は
１となりＥＸＯＲ１６には１、１のデータが入力されそ
の出力はィンバータ１７で反転されて１となる。そして
ＡＮＤ回路１８に１、１が入力され、その結果状変検出
信号２７が検出される。以上の如く状変検出回路１４で
はシフトレジスタ１０の第１ビット、第２ビット、第３
ビットの組合せが０、１「１又は１、０、０のとき状変
検出信号２７を出力する。状変検出信号とサンプリング
パルスとが制御パルス出力回路２０に入力されここより
サンプリングパルスより△ｔ遅延した制御パルス２８を
出力し、この制御パルス２８で第３ビット、１３を保持
メモリ回路に記憶させその保持メモリを出力端子３より
出力する。次に入力データ２６に■の如き雑音による豚
断パルス（パルス幅ｔ）を有している場合の状変検出信
号と保持メモリ回路２１の状態について説明する。いま
、状変検出信号としてはシフトレジスタ１０の第１ビッ
ト、第２ビット、第３ビットの組合せが、０、１、１か
１、０、０である必要から、この場合第４図−２６で０
、１、１のデータは■、◎、■の各点になる。また第３
ビットは１レベルでこの１レベルが保持メモリ回路２１
に入力されると保持メモリ２９のｇ点の持続データが出
力され入力データ２６の藤断■を除去できる。以上は一
実施例について説明したものである。本発明の動作にお
いて、サンプリングパルスの間隔を適当に可変すること
により瞬断による誤り入力データを除去することが出来
る。図面の簡単な説明第１図は従釆例のブロック図、第
２図は第１図を説明するためのタイムチャート、第３図
は本発明の実施例、第４図は第３図を説明するためのタ
イムチャートを示す。
１０はシフトレジスタ、１４は状変検出回路、１５，１
６は排他的論理和回路、１７はインバータ、１８はＡＮ
Ｄ回路、２０は制御パルス出力回路、２１は保持メモリ
回路を示す。第１図 第２図 第三図 髪４図
６は排他的論理和回路、１７はインバータ、１８はＡＮ
Ｄ回路、２０は制御パルス出力回路、２１は保持メモリ
回路を示す。第１図 第２図 第三図 髪４図
Claims (1)
- １ タイミングクロツクに従って入力データをシフトす
るｎビツトのシフトレジスタと、該シフトレジスタの２
ビツトを組にし、かつ、となりあうビツトに対して共用
する様にして、それぞれの内容を入力する排他的論理和
回路、該シフトレジスタの入力端から最も遠い２ビツト
の内容を入力した第１排他的論理和回路以外の排他的論
理和回路の出力段の夫々に接続したインバータ回路、該
第１排他的論理和回路とインバータ回路の出力が入力さ
れるアンド回路、該アンド回路の出力とタイミングクロ
ツクに従って該シフトレジスタの入力に最も近いビツト
の内容を保持する保持回路を有することを特徴とする入
力データ状変検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637780A JPS606143B2 (ja) | 1980-07-15 | 1980-07-15 | 入力デ−タ状変検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9637780A JPS606143B2 (ja) | 1980-07-15 | 1980-07-15 | 入力デ−タ状変検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720900A JPS5720900A (en) | 1982-02-03 |
| JPS606143B2 true JPS606143B2 (ja) | 1985-02-15 |
Family
ID=14163266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9637780A Expired JPS606143B2 (ja) | 1980-07-15 | 1980-07-15 | 入力デ−タ状変検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606143B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148794A (ja) * | 1983-02-10 | 1984-08-25 | Hayashibara Biochem Lab Inc | 高純度グルコオリゴ糖の製造方法 |
| JPH0751820B2 (ja) * | 1988-05-19 | 1995-06-05 | 鹿島建設株式会社 | 繊維強化樹脂複合体製緊張材 |
-
1980
- 1980-07-15 JP JP9637780A patent/JPS606143B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720900A (en) | 1982-02-03 |
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