JPS58191426A - 半導体基板 - Google Patents
半導体基板Info
- Publication number
- JPS58191426A JPS58191426A JP57074888A JP7488882A JPS58191426A JP S58191426 A JPS58191426 A JP S58191426A JP 57074888 A JP57074888 A JP 57074888A JP 7488882 A JP7488882 A JP 7488882A JP S58191426 A JPS58191426 A JP S58191426A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- epitaxial growth
- slip
- epitaxial
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はエピタキシャル成長に用いる半導体基板に関す
るものである。
るものである。
半導体基板上に形成したシリコンエピタキシャル−は主
にバイポーラデバイスに用いられる。デバイスとしては
、所望の一岸、不純物一度であることはもらろんのこと
、その膜の均一性や結晶欠陥のない一品質のエピタキシ
ャル験が望まれる。
にバイポーラデバイスに用いられる。デバイスとしては
、所望の一岸、不純物一度であることはもらろんのこと
、その膜の均一性や結晶欠陥のない一品質のエピタキシ
ャル験が望まれる。
又シリコンエピタキシャルの成長方法には常圧法や減圧
法があシ、加熱方式としては尚周波加熱法中赤外線加熱
法等がある。さらにエピタキシャル城の結晶欠陥として
は積層欠陥、転位、微小欠陥エピタキシャルスリップ、
エピタキシャルマウンド等があシ、楡々の低減方法が提
案されて込る。
法があシ、加熱方式としては尚周波加熱法中赤外線加熱
法等がある。さらにエピタキシャル城の結晶欠陥として
は積層欠陥、転位、微小欠陥エピタキシャルスリップ、
エピタキシャルマウンド等があシ、楡々の低減方法が提
案されて込る。
本発明はＩＩ！ｌｌ絢波加熱法ｔｉｃおいて大口径ウェ
ハ（４″〜５１φ）１１ｔ用いた場合にデバイスの歩留
シ向上を制限する一曽因であるエピタキシャル成長時の
スリップ発生の抑１方法に関するものである。
ハ（４″〜５１φ）１１ｔ用いた場合にデバイスの歩留
シ向上を制限する一曽因であるエピタキシャル成長時の
スリップ発生の抑１方法に関するものである。
１ＩｈＪｌｉｉＩ波加熱方式扛カーボンサセプタを加熱
し、その上のウェハを間接的に加熱するためにウニへ内
の！！直分布か不均一となシ、反り易くなりスリップが
主にウェハの周辺部から発生する。このスリラフ付近に
はエピタキシャル後のデバイス形成Φ友めの熱処理によ
り転位が鋳起され、デバイスの歩留多低下をもたらす等
の不利な点がある。
し、その上のウェハを間接的に加熱するためにウニへ内
の！！直分布か不均一となシ、反り易くなりスリップが
主にウェハの周辺部から発生する。このスリラフ付近に
はエピタキシャル後のデバイス形成Φ友めの熱処理によ
り転位が鋳起され、デバイスの歩留多低下をもたらす等
の不利な点がある。
しかるに、囲えば４−＃φウェハの面方位の異な＋−＋
る（１００）、（１１１）、（５１１）のそれぞれＰ
、Ｐ 、ＮＮ＆板を遇び、岡バッチ処理のエピタキ
シャル成員を行い、エピタキシャルスリップの発生率ヲ
―ぺたところ、Ｐｍ＆を用いた場合にのみＯ〜２ｘ以内
０発生率で、他ノウエノｓ（Ｐ 、Ｎ 、Ｎ ）
の揚台にはその発生率ｉ１０〜２０％であった。
、Ｐ 、ＮＮ＆板を遇び、岡バッチ処理のエピタキ
シャル成員を行い、エピタキシャルスリップの発生率ヲ
―ぺたところ、Ｐｍ＆を用いた場合にのみＯ〜２ｘ以内
０発生率で、他ノウエノｓ（Ｐ 、Ｎ 、Ｎ ）
の揚台にはその発生率ｉ１０〜２０％であった。
又エピタキシャル成長前後のウェハの反シの変化を測定
したとζろＰ 基板（板厚〜５００ｊＪｎ）を用いたＮ
エビ（〜１０ｘｍ）の反夛は＋５〜＋ｌ Ｏａｍ＋ 上に凸状になっていることが分９、一方ＮＡ板（板ＩＩ
〜５００Ｊｍ）ｔ−用いたＮｚピ（〜１０＊ｍ）の反９
は逆に一４°〜−８μｍ下に凸状になっていることが分
った。この場合Ｐ 基板のときにはｂ１原子よ１も原子
半ＩＩＯ小さめボロンがドーピングされており、エピタ
キシャル成長後凸状になりウェハ内の温度の不均一を緩
和する方向に反）スリン＋ プの発生を抑制できるものであろう。−万Ｎ 基板のと
きには、８点原子よりも原子半径の大きいアンチモンが
ドーパンＦであシ、エピタキシャル成兼後反多が負に変
化し、ウェハ内の温健の不均一を増長する方向であり、
スリップが発生し易くなるものと考えられる。ちなみに
８ム原子の半径は１．３２１．ボロ□ンのそれは８．９
ｄ、アンチモンＯそれ紘１．５９１である。
したとζろＰ 基板（板厚〜５００ｊＪｎ）を用いたＮ
エビ（〜１０ｘｍ）の反夛は＋５〜＋ｌ Ｏａｍ＋ 上に凸状になっていることが分９、一方ＮＡ板（板ＩＩ
〜５００Ｊｍ）ｔ−用いたＮｚピ（〜１０＊ｍ）の反９
は逆に一４°〜−８μｍ下に凸状になっていることが分
った。この場合Ｐ 基板のときにはｂ１原子よ１も原子
半ＩＩＯ小さめボロンがドーピングされており、エピタ
キシャル成長後凸状になりウェハ内の温度の不均一を緩
和する方向に反）スリン＋ プの発生を抑制できるものであろう。−万Ｎ 基板のと
きには、８点原子よりも原子半径の大きいアンチモンが
ドーパンＦであシ、エピタキシャル成兼後反多が負に変
化し、ウェハ内の温健の不均一を増長する方向であり、
スリップが発生し易くなるものと考えられる。ちなみに
８ム原子の半径は１．３２１．ボロ□ンのそれは８．９
ｄ、アンチモンＯそれ紘１．５９１である。
本発明は上記の実験事実に基づいτなされえものである
。
。
＋
Ｐ 基板を用いればスリップ発生の少ないクエ／１を慢
ることが上記の実験夢夾よ）＋ｌＪ明したが、しかるに
バイポーラデバイス用基鈑としてＦｉＰ 基板が用い
られている。上記の事実からもＰ 基板を用いたエピタ
キシャル成長した場合ＫＦｉスリップの発生が多いこと
も分った。
ることが上記の実験夢夾よ）＋ｌＪ明したが、しかるに
バイポーラデバイス用基鈑としてＦｉＰ 基板が用い
られている。上記の事実からもＰ 基板を用いたエピタ
キシャル成長した場合ＫＦｉスリップの発生が多いこと
も分った。
本発明では半導体基板の表面に半導体基板を構成する原
子よりその原子半径が小さく、かつ電気的に不活性な元
素を導入した半導体基板を用いエピタキシャル成長時の
スリップ発生【抑−しデバイスの歩留多向上を目的とす
るものである。
子よりその原子半径が小さく、かつ電気的に不活性な元
素を導入した半導体基板を用いエピタキシャル成長時の
スリップ発生【抑−しデバイスの歩留多向上を目的とす
るものである。
原子半径の小さい元素で且つ電気的に不活性表元素を半
導体基板の裏面に導入した場合、半導体基板は通常裏ｒ
Ｔｉ糊が圧縮応力を受はエビタキシャこれはサセプタと
半導体基板との接触状態が良く＆Ｌ半導体基板の温度の
不均一を緩和する。又電気的に活性なる元素を選べば、
エピタキシャル成長時に半導体基板の裏面から表ＩＩＫ
不純物の再分布（オートドーピングという現象）が起Ｌ
エピタキシャル層の電気的特性が変化するため好ましく
ないが、不活性元素ではこのようなことは起きない。
導体基板の裏面に導入した場合、半導体基板は通常裏ｒ
Ｔｉ糊が圧縮応力を受はエビタキシャこれはサセプタと
半導体基板との接触状態が良く＆Ｌ半導体基板の温度の
不均一を緩和する。又電気的に活性なる元素を選べば、
エピタキシャル成長時に半導体基板の裏面から表ＩＩＫ
不純物の再分布（オートドーピングという現象）が起Ｌ
エピタキシャル層の電気的特性が変化するため好ましく
ないが、不活性元素ではこのようなことは起きない。
以下に本発明の実施ｆ／４について述べる。
４インチの（１１１）方位のＰ 基板を選び、悪処通基
板、基板のｍ面にボロンをその不純物１１１Ｋが〜１０
／−熱拡散したもの、炭翼又は窒素をイオン注入（
２００ｋｖ、 〜０．５ｍｒｎｌさ、ドーｘｌｉ：ｌＸ
１Ｇ／−）Ｌ、そのピークａｍを〜１０７ｃｄとしたも
のを用意する０以上の半導体基板をベルジャｍｌ（高周
波加熱方式）エピタキシャル膜にセットシ、残流量を７
５Ｊ／分として、その基板温度を〜１１５０ｃＫ保ちＨ
Ｃ１ガスエッチ／グを〜３分行う、つづいて基板層ｆを
〜１０５０℃に下げ８ムＨ４（１００Ｎ）を〜５００ｃ
ｃ／分？、−１５分ノ成長テ〜ｌＯ声ｍのエピタキシャ
ル膜が成長する。上記の成長後の半導体基板をジルトル
エツチングを〜５分行ｉ、ウェハ内のエビスリップを干
渉頗黴鏡で一定する。その結果、５ｍｍｘ５ｍｍのチッ
プを想定し、スリップが横切るチップは不良とし、その
ウェハ内でのスリップの面積占有率を採ると、無＃＆境
基板でｔｉ〜２ＯＮの発生が見られ、他の基板層１１＃
ｌｃボロン、炭素、窒素を導入したものは０−２Ｘ以内
であった。しかしボロンの場合にはエピタキシャル成長
時Ｋｌｋ面からのボロンが表面（エピタキシャルＭ）Ｋ
再分布（オートドーピングトモｉう）が起プ、問題とな
夛、裏面のシール等の方法を採る必要かあり繁雑で一般
的でな込、しかし炭素、ｉ！素等は電気的に不活性でエ
ピタキシャル成長中に何ら不都合を生じないことが実験
により分りえ。
板、基板のｍ面にボロンをその不純物１１１Ｋが〜１０
／−熱拡散したもの、炭翼又は窒素をイオン注入（
２００ｋｖ、 〜０．５ｍｒｎｌさ、ドーｘｌｉ：ｌＸ
１Ｇ／−）Ｌ、そのピークａｍを〜１０７ｃｄとしたも
のを用意する０以上の半導体基板をベルジャｍｌ（高周
波加熱方式）エピタキシャル膜にセットシ、残流量を７
５Ｊ／分として、その基板温度を〜１１５０ｃＫ保ちＨ
Ｃ１ガスエッチ／グを〜３分行う、つづいて基板層ｆを
〜１０５０℃に下げ８ムＨ４（１００Ｎ）を〜５００ｃ
ｃ／分？、−１５分ノ成長テ〜ｌＯ声ｍのエピタキシャ
ル膜が成長する。上記の成長後の半導体基板をジルトル
エツチングを〜５分行ｉ、ウェハ内のエビスリップを干
渉頗黴鏡で一定する。その結果、５ｍｍｘ５ｍｍのチッ
プを想定し、スリップが横切るチップは不良とし、その
ウェハ内でのスリップの面積占有率を採ると、無＃＆境
基板でｔｉ〜２ＯＮの発生が見られ、他の基板層１１＃
ｌｃボロン、炭素、窒素を導入したものは０−２Ｘ以内
であった。しかしボロンの場合にはエピタキシャル成長
時Ｋｌｋ面からのボロンが表面（エピタキシャルＭ）Ｋ
再分布（オートドーピングトモｉう）が起プ、問題とな
夛、裏面のシール等の方法を採る必要かあり繁雑で一般
的でな込、しかし炭素、ｉ！素等は電気的に不活性でエ
ピタキシャル成長中に何ら不都合を生じないことが実験
により分りえ。
閣は基板裏面に炭素及び窒素を打ち込んだドース量とエ
ビタ中シャル成長ＷｋＫ見られるスリ、プ発生率をプロ
ットしたものであシ、高濃度にイオン注入したものほど
スリップ発生率が小さいことが分った。不純物をイオン
注入しそのドース量がｌＸｌ０ ／ａｉ（ピークｍ度
〜１０ ／ｃｄ）のと自エピタキシャルスリップはほ
ぼ〜ｏｘであった。
ビタ中シャル成長ＷｋＫ見られるスリ、プ発生率をプロ
ットしたものであシ、高濃度にイオン注入したものほど
スリップ発生率が小さいことが分った。不純物をイオン
注入しそのドース量がｌＸｌ０ ／ａｉ（ピークｍ度
〜１０ ／ｃｄ）のと自エピタキシャルスリップはほ
ぼ〜ｏｘであった。
本夷總鉤ではその基板方位が（１１１） ｊｉＫついて
説明したが、他のｍＴｊ、ｔｉｔｓえば（Ｚｏｏ）、（
５１１） ［ついても同効果が得られることは紀すまて
もない。
説明したが、他のｍＴｊ、ｔｉｔｓえば（Ｚｏｏ）、（
５１１） ［ついても同効果が得られることは紀すまて
もない。
以上Ｏように大口径ウェハを用いてエピタキシャル成長
を行なう場合に、温１分布の不均一による応力で発生す
るスリップを基板裏面に８に原子よりもその原子半径が
小さく、シかも電気的不活性な炭素、窒素等を高１）［
［導入すること虻よ〕抑制できるもので、バイポーラデ
バイスの高歩留〕を達成できる。
を行なう場合に、温１分布の不均一による応力で発生す
るスリップを基板裏面に８に原子よりもその原子半径が
小さく、シかも電気的不活性な炭素、窒素等を高１）［
［導入すること虻よ〕抑制できるもので、バイポーラデ
バイスの高歩留〕を達成できる。
図は基板層ａｉにイオン注入した不純物のドース量ト、
エピタキシャル成長後のウェハのスリップ弛生率の関係
を示したもので、横軸は不純物のドース量、縦軸紘スリ
ップ発生率である。ムは不純物が炭素、８社窒素の場合
である。 本身（物のドースｔ Ｃｃｍ−２）
エピタキシャル成長後のウェハのスリップ弛生率の関係
を示したもので、横軸は不純物のドース量、縦軸紘スリ
ップ発生率である。ムは不純物が炭素、８社窒素の場合
である。 本身（物のドースｔ Ｃｃｍ−２）
Claims (1)
- シリコンエピタキシャル成長において、半導体
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074888A JPS58191426A (ja) | 1982-05-04 | 1982-05-04 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074888A JPS58191426A (ja) | 1982-05-04 | 1982-05-04 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191426A true JPS58191426A (ja) | 1983-11-08 |
Family
ID=13560354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074888A Pending JPS58191426A (ja) | 1982-05-04 | 1982-05-04 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617730A (en) * | 1995-01-30 | 1997-04-08 | Nippondenso Co., Ltd. | Compressor control device for car air conditioner |
-
1982
- 1982-05-04 JP JP57074888A patent/JPS58191426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617730A (en) * | 1995-01-30 | 1997-04-08 | Nippondenso Co., Ltd. | Compressor control device for car air conditioner |
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