JPS58192078A - ビツト・イメ−ジ・メモリ処理方式 - Google Patents
ビツト・イメ−ジ・メモリ処理方式Info
- Publication number
- JPS58192078A JPS58192078A JP57076074A JP7607482A JPS58192078A JP S58192078 A JPS58192078 A JP S58192078A JP 57076074 A JP57076074 A JP 57076074A JP 7607482 A JP7607482 A JP 7607482A JP S58192078 A JPS58192078 A JP S58192078A
- Authority
- JP
- Japan
- Prior art keywords
- image memory
- character
- bits
- bit
- line
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、ビット・イメージ・メモリ処理方式％式％
コンピュータ、あるいはワードプロセッサ略に用いられ
るＯＲＴまたは高速プリンタ制御回路のビット・イメー
ジ・メモリ処理方式に関する。
るＯＲＴまたは高速プリンタ制御回路のビット・イメー
ジ・メモリ処理方式に関する。
従来技術
従来より、文書およびグラフ等ｆＯＲＴに表示したり、
あるいは高速プリンタに出力したりする場合、グラフィ
ック制御は路、プリンタ制御回路の１ペ一ジ分の出力を
イメージ・メモリに書キ込み、これを読み出して出力装
曾に出力する。このようなイメージ・メモリ１備えたＯ
Ｉ’ｌＴあるいは高速プリンタにおいて％Ａ／Ｎ（英数
字）および漢字等の文字をイメージ・メモリに書き込む
際、文字の切れ目がバイト単位で送れない場合がある。
あるいは高速プリンタに出力したりする場合、グラフィ
ック制御は路、プリンタ制御回路の１ペ一ジ分の出力を
イメージ・メモリに書キ込み、これを読み出して出力装
曾に出力する。このようなイメージ・メモリ１備えたＯ
Ｉ’ｌＴあるいは高速プリンタにおいて％Ａ／Ｎ（英数
字）および漢字等の文字をイメージ・メモリに書き込む
際、文字の切れ目がバイト単位で送れない場合がある。
例えば、第１図に示すように、メモリが８ビツト（１バ
イト）単位で構成され、文字のボディ７エイス（Ｅ Ｆ
）が９ビツトで、レター７エイス（Ｌｌ）が８ビツトの
場合には、これｋＯＲＴに表示するためには、最初の文
字Ａでメモリのバイトの切れ目（で示す）より１ビット
余分に送出し、次の文字Ｂではメモリの切れ目より２ビ
ット余分に送出し、次の文字０ではメモリの切れ目より
３ビット余分に送出しなければならない。従来は、これ
全ソフトウェアで制御しているが、時間がかかりすぎる
ため実用に供しない。また、ノ１−ドウエア！制御した
場合には、回路がきわめて複雑となり、コストアップを
招く。
イト）単位で構成され、文字のボディ７エイス（Ｅ Ｆ
）が９ビツトで、レター７エイス（Ｌｌ）が８ビツトの
場合には、これｋＯＲＴに表示するためには、最初の文
字Ａでメモリのバイトの切れ目（で示す）より１ビット
余分に送出し、次の文字Ｂではメモリの切れ目より２ビ
ット余分に送出し、次の文字０ではメモリの切れ目より
３ビット余分に送出しなければならない。従来は、これ
全ソフトウェアで制御しているが、時間がかかりすぎる
ため実用に供しない。また、ノ１−ドウエア！制御した
場合には、回路がきわめて複雑となり、コストアップを
招く。
発明の目的
本発明の目的は、このような従来の問題を改着するため
、ソフトウェアとハードウェアの両方を使用して、比較
的低コストで、かつ高速にイメージ・メモリへの書き込
みが可能なピッ）・イメージ・メモリ処理方式全提供す
ることにある。
、ソフトウェアとハードウェアの両方を使用して、比較
的低コストで、かつ高速にイメージ・メモリへの書き込
みが可能なピッ）・イメージ・メモリ処理方式全提供す
ることにある。
発明の紅括的舘明
上記目的全達成するため、本発明のビット・イメージ・
メモリ処理方式は、イメージ・メモリを具備したＯＲ〒
あるいはプリンタ等の処理装置において、キャラクタ・
ジェネレータから取り出された１文字１行分のビット・
パターン・データを文字の切れ目からずれて出力する際
のずれのビット数だけシフトするレジスタと、上記ずれ
のビット数だけマスク・ビット１立ててセットするレジ
スタを有し、上記シフト・レジスタの出力とマスタ・レ
ジスタの出力の論理積をとって上記イメージ・メモリに
書き込むことを特徴とする。
メモリ処理方式は、イメージ・メモリを具備したＯＲ〒
あるいはプリンタ等の処理装置において、キャラクタ・
ジェネレータから取り出された１文字１行分のビット・
パターン・データを文字の切れ目からずれて出力する際
のずれのビット数だけシフトするレジスタと、上記ずれ
のビット数だけマスク・ビット１立ててセットするレジ
スタを有し、上記シフト・レジスタの出力とマスタ・レ
ジスタの出力の論理積をとって上記イメージ・メモリに
書き込むことを特徴とする。
発明のｓｍ例
第２図は、＃１図の文字全出力するためのイメージ・メ
モリの内容を示す図である。
モリの内容を示す図である。
第１図の文字Ａ、 Ｂ、 Ｏ・・・ＹｒＯＲＴに表示す
る場合、ＯＲ〒の画面１ページ′ｔ−１ライン目、２ラ
イン目、３ライン目の順に８ライン目まで走査すること
により、最上段１行目の文字Ｗ′に表示し、次の２行目
の文字群も同じようにして８ライン走査することにより
表示する。この場合、イメージ・メモリの内容は、第２
図に示すように、１行のビットｂｃ、〜ｂ、と次の行の
ビットｂ、にムの１ライン目のビツシ・パターン・デー
タが書き込まれ、２行目のピッ）ｂ０〜ｂ、と３行目の
ピッ）ｂｏ、ｂ。
る場合、ＯＲ〒の画面１ページ′ｔ−１ライン目、２ラ
イン目、３ライン目の順に８ライン目まで走査すること
により、最上段１行目の文字Ｗ′に表示し、次の２行目
の文字群も同じようにして８ライン走査することにより
表示する。この場合、イメージ・メモリの内容は、第２
図に示すように、１行のビットｂｃ、〜ｂ、と次の行の
ビットｂ、にムの１ライン目のビツシ・パターン・デー
タが書き込まれ、２行目のピッ）ｂ０〜ｂ、と３行目の
ピッ）ｂｏ、ｂ。
に１の１ライン目のパターン・データが書き込まれ、３
行目のビット１．〜ｂ、と４行目のビットｂ。
行目のビット１．〜ｂ、と４行目のビットｂ。
〜ｂ、に０の１ライン目のパターン・データが書き込ま
れている。そして、ボディ７エイス（Ｂ Ｆ）がバイト
の切れ目で切れないため、文字の切れ目にスペース（ｓ
ｐ） ドラ）を挿入する。
れている。そして、ボディ７エイス（Ｂ Ｆ）がバイト
の切れ目で切れないため、文字の切れ目にスペース（ｓ
ｐ） ドラ）を挿入する。
第３図は、文字Ｂのキャラクタ・パターンを示す図であ
る。
る。
すなわち、午ヤラクタ・パターン・ジェネレータ（ＣＯ
）の文字Ｂのエリアには、第３図に示すビット・パター
ンが格納されている。通常のように、ボディ７エイス（
ＢＩＦ）が１バイトの場合には、１ライン目から８ライ
ン目まで順次読み出して、イメージ・メモリの各ライン
ごとの文字Ｂの位置にそのまま１バイトずつ書き込めば
よいが、ボディ７エイス（ＢＰ）が９ビット以上の場合
には、キャラクタ・ジェネレータから読み出したｌライ
ン目から８ライン目までをイメージ・メモリには第２図
に示すような配置で書き込まなくてはならない。
）の文字Ｂのエリアには、第３図に示すビット・パター
ンが格納されている。通常のように、ボディ７エイス（
ＢＩＦ）が１バイトの場合には、１ライン目から８ライ
ン目まで順次読み出して、イメージ・メモリの各ライン
ごとの文字Ｂの位置にそのまま１バイトずつ書き込めば
よいが、ボディ７エイス（ＢＰ）が９ビット以上の場合
には、キャラクタ・ジェネレータから読み出したｌライ
ン目から８ライン目までをイメージ・メモリには第２図
に示すような配置で書き込まなくてはならない。
第４図は、本発明の動作原理図である。
第４図では、第３図に示す文字Ｂの２ライン目全イメー
ジ・メモリに第２図に示すような配置に書き込むための
方法を示している。すなわち、第２図の２ライン目の２
行目のビットｂ、、ｂ、 にはスペースとその他の文
字が書き込まれており、ビットｂ、〜ｂ、のみに文字Ｂ
の２ライン目のパターン・データが書き込まれる。
ジ・メモリに第２図に示すような配置に書き込むための
方法を示している。すなわち、第２図の２ライン目の２
行目のビットｂ、、ｂ、 にはスペースとその他の文
字が書き込まれており、ビットｂ、〜ｂ、のみに文字Ｂ
の２ライン目のパターン・データが書き込まれる。
第４ ＶＪ（＆）は文字Ｂの２ライン目のバイトを読み
出した内容であり、これ全シフト・レジスタにより２回
シフトさせて、羊４図（ｂ）に示すビット配列にする。
出した内容であり、これ全シフト・レジスタにより２回
シフトさせて、羊４図（ｂ）に示すビット配列にする。
本発明では、シフト・ライトｋｎ回行ったとき、マスク
・ビットｆｎ個立てる。第４図（ｂ）では２＠のシフト
・ライトを行っているので、第４図（０）に示すように
、２個分（ｂ、１ｂ１）のマスク・ビットを立てる。そ
して、イメージ・メモリに書き込む際には、第４図ｃｂ
）の内容と第４図（０）の内容の論理積【とって第４図
（＋１）のピッＦ内容にして書き込む。
・ビットｆｎ個立てる。第４図（ｂ）では２＠のシフト
・ライトを行っているので、第４図（０）に示すように
、２個分（ｂ、１ｂ１）のマスク・ビットを立てる。そ
して、イメージ・メモリに書き込む際には、第４図ｃｂ
）の内容と第４図（０）の内容の論理積【とって第４図
（＋１）のピッＦ内容にして書き込む。
本発明では、ソフトウェアとハードウェアの両方を使用
し、第４ ＷＪ （ａ）のレジスタのセットと第４ｅｌ
Ｊ （ｏ）のマスク・ビットのセット全ソフトウェアで
行い、第４図（ｂ）のシフト動作と＠４図（、ｉ）の論
理積操作と、イメージ・メモリへの書込操作全ハードウ
ェアにより行う・ ｆｆ１５図は、本発明の実施例を示すビット・イメージ
・メモリ処理系のプルツク図である。１はマイクロ・プ
四七ツサ、２はＲＯＭ／ＲＡＭ 、３はキャラクタ・ジ
ェネレータ（ＣＧ）、’はイメージ・メモリ （工ＭＧ
Ｍ）で、１ビツトＸ １１ Ｋバイトのシフト・レジス
タ、５はキャラクタ・ジェネレータ３ｔ−シフト・ライ
トするシフト・レジスタ、６はシフト・ライトするカウ
ンタ（ＳＩＦＴ ０ＮＴ）、６′はカウンタ６をセッ
トするラッチ、７はアンド・ゲート、８はビット・マス
クレジスタ（ＭＡ ＲＫＲＥＧ）、Ｑはメモリのチップ
・セレクト信号Ｏ３とビット・マスクレジスタ８の出力
とのアンド・ゲートで、ゲート出力全イメージ・メモリ
Ｌのチップ・セレクトするアンド・ゲート、１０はＤＭ
Ａ （Ｍｉｒｏｏｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
）コントローラである。
し、第４ ＷＪ （ａ）のレジスタのセットと第４ｅｌ
Ｊ （ｏ）のマスク・ビットのセット全ソフトウェアで
行い、第４図（ｂ）のシフト動作と＠４図（、ｉ）の論
理積操作と、イメージ・メモリへの書込操作全ハードウ
ェアにより行う・ ｆｆ１５図は、本発明の実施例を示すビット・イメージ
・メモリ処理系のプルツク図である。１はマイクロ・プ
四七ツサ、２はＲＯＭ／ＲＡＭ 、３はキャラクタ・ジ
ェネレータ（ＣＧ）、’はイメージ・メモリ （工ＭＧ
Ｍ）で、１ビツトＸ １１ Ｋバイトのシフト・レジス
タ、５はキャラクタ・ジェネレータ３ｔ−シフト・ライ
トするシフト・レジスタ、６はシフト・ライトするカウ
ンタ（ＳＩＦＴ ０ＮＴ）、６′はカウンタ６をセッ
トするラッチ、７はアンド・ゲート、８はビット・マス
クレジスタ（ＭＡ ＲＫＲＥＧ）、Ｑはメモリのチップ
・セレクト信号Ｏ３とビット・マスクレジスタ８の出力
とのアンド・ゲートで、ゲート出力全イメージ・メモリ
Ｌのチップ・セレクトするアンド・ゲート、１０はＤＭ
Ａ （Ｍｉｒｏｏｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
）コントローラである。
坑６図は、本発明の実施例１示すビット・イメージ・メ
モリ処理の７０−チャートであるＯ第δ図、ｊｌｋ６図
により、ソフトウェアおよびノ１−ドウエアの動作を説
明する。
モリ処理の７０−チャートであるＯ第δ図、ｊｌｋ６図
により、ソフトウェアおよびノ１−ドウエアの動作を説
明する。
失す、ステップ１１では、ＯＧアドレスを示す桁カウン
タ（Ｋ］ｊＴＡ ０１ｉＴ）と、シフト・カウンタ（
８工ＦＴ ０ＮＴ）６と、マスク・レジスタ（ＭムＳ
Ｋ ”ｅ）８ト、イメージ・メモリ４のアドレス（工
ＭＧ ＡＤＲ）とｔｌすべて０”にイニシャライズす
る。次に、ステップ１２で、シフトする回数（８工ＦＴ
０ＮＴ）ｆラッチ６′にセットし、マスク・ビット
をマスク・レジスタ８にセットし、さらに桁カウンタ（
［ｌＴＡ ０ＮＴ） よりａＧのアドレスｙＤＭＡ
１０にセットし、イメージ・メモリ４のアドレスと転送
カウンタの値もＤＭＡｌ０にセットして、起動をかける
（ステア２１３）。
タ（Ｋ］ｊＴＡ ０１ｉＴ）と、シフト・カウンタ（
８工ＦＴ ０ＮＴ）６と、マスク・レジスタ（ＭムＳ
Ｋ ”ｅ）８ト、イメージ・メモリ４のアドレス（工
ＭＧ ＡＤＲ）とｔｌすべて０”にイニシャライズす
る。次に、ステップ１２で、シフトする回数（８工ＦＴ
０ＮＴ）ｆラッチ６′にセットし、マスク・ビット
をマスク・レジスタ８にセットし、さらに桁カウンタ（
［ｌＴＡ ０ＮＴ） よりａＧのアドレスｙＤＭＡ
１０にセットし、イメージ・メモリ４のアドレスと転送
カウンタの値もＤＭＡｌ０にセットして、起動をかける
（ステア２１３）。
これ以後は、ハードウェアにより処理される。
すなわち、バイト転送ごとの初めに、ラッチ６′からシ
フト・カウンタ６にシフト回数がセットされる。そして
、ＣＧ３のデータが読み出され、シフト・レジスタｂに
セットされると、アンド・ゲート７でシフト・カウンタ
６のシフト出力がクロ ′□フッタ（ＯＬＫ）に同
期してシフト・レジスタ６に人力することによりシフト
回数分だけシフトされる。
フト・カウンタ６にシフト回数がセットされる。そして
、ＣＧ３のデータが読み出され、シフト・レジスタｂに
セットされると、アンド・ゲート７でシフト・カウンタ
６のシフト出力がクロ ′□フッタ（ＯＬＫ）に同
期してシフト・レジスタ６に人力することによりシフト
回数分だけシフトされる。
その後、イメージ・メモリ４に書き込まれるとき、アン
ド・ゲート９によってマスクされるビットはチップ・セ
レクト信号（Ｏ３）が送出されないので、そのピッＦは
メモリの内容が変更されず、マスクされないビットのみ
がイメージ・メモリ４に書き込まれる。これ全、ＤＭＡ
回路１０により、転送バイト分だけ繰り返し行う。８６
図のステップ１４でＤＭＡ１１作が終了したか否か全判
断し、終了したならばステップ１５でイメージ・アドレ
ス（ＡＭＧ ＡＤＲ）を＋８だけ逆ませ、例えば策２
図におけるｌライン目の３行目にかかったＢのエリアの
書き込みに移る。ステップ１６で前のステップ１２と同
一の処理を行うのであるが、前と異なる点はマスクする
ビットが左側でなく右側となることである。したがって
、マスク・レジスタ８にマスク・ビット全セットすると
き、フンプリメント （補数）°としてセットする。つ
まり、第４図（ｃ）に示す前の行のビット位置は”０″
と“１″が学になるのである。ステップ１７で、ＤＭＡ
に起動をかけてイメージ・メモリ４への書き込みを実行
する。ステップ１８でＤＭＡ動作が終了したことｔ検出
したならば、次のステップ１９では、シフト回数があと
１回で８回になるか否かを判断し、まだであれにステッ
プ２１でマスク・レジスタ８をキャリーｔ”ｌ”にして
シフト・ライトして、次の文字の貴き込みに移る。また
、あと１回で８回になるのであれば、ステップ２０でシ
フト・カウンタ６ｔ”Ｏ”、マスク・レジスタ８を′Ｏ
１１にして、イメージ・アドレス（工ＭＧ ＡＤＨ）
Ｙｒ＋８だけカウント・アップし、次の文字の書き込
みに移る。
ド・ゲート９によってマスクされるビットはチップ・セ
レクト信号（Ｏ３）が送出されないので、そのピッＦは
メモリの内容が変更されず、マスクされないビットのみ
がイメージ・メモリ４に書き込まれる。これ全、ＤＭＡ
回路１０により、転送バイト分だけ繰り返し行う。８６
図のステップ１４でＤＭＡ１１作が終了したか否か全判
断し、終了したならばステップ１５でイメージ・アドレ
ス（ＡＭＧ ＡＤＲ）を＋８だけ逆ませ、例えば策２
図におけるｌライン目の３行目にかかったＢのエリアの
書き込みに移る。ステップ１６で前のステップ１２と同
一の処理を行うのであるが、前と異なる点はマスクする
ビットが左側でなく右側となることである。したがって
、マスク・レジスタ８にマスク・ビット全セットすると
き、フンプリメント （補数）°としてセットする。つ
まり、第４図（ｃ）に示す前の行のビット位置は”０″
と“１″が学になるのである。ステップ１７で、ＤＭＡ
に起動をかけてイメージ・メモリ４への書き込みを実行
する。ステップ１８でＤＭＡ動作が終了したことｔ検出
したならば、次のステップ１９では、シフト回数があと
１回で８回になるか否かを判断し、まだであれにステッ
プ２１でマスク・レジスタ８をキャリーｔ”ｌ”にして
シフト・ライトして、次の文字の貴き込みに移る。また
、あと１回で８回になるのであれば、ステップ２０でシ
フト・カウンタ６ｔ”Ｏ”、マスク・レジスタ８を′Ｏ
１１にして、イメージ・アドレス（工ＭＧ ＡＤＨ）
Ｙｒ＋８だけカウント・アップし、次の文字の書き込
みに移る。
また、ステップ２２では、桁カウンタ、（ＫＥＴＡＯＮ
Ｔ）、つまりＯＧアドレスが残り１１Ｎ地で終了するか
否かを判断し、またであればステップ１２に戻って例え
ば、次の叉状Ｏの書き込みのための準備処理を行う。
Ｔ）、つまりＯＧアドレスが残り１１Ｎ地で終了するか
否かを判断し、またであればステップ１２に戻って例え
ば、次の叉状Ｏの書き込みのための準備処理を行う。
このようにして、ソフトウェアは、パラメータのセット
たけであるため比較的短時間で実行でき、またハードウ
ェアも比較的簡単なＭ路で実現できるＯ なお、実施例では、イメージ・メモリ４、およびキャラ
クタ・ジェネレータの１文字エリアが８ビットの場合に
ついて述べたが、１６ビツト、あるいは２４ビツトの場
合でも、全く同じようにして実現できる。
たけであるため比較的短時間で実行でき、またハードウ
ェアも比較的簡単なＭ路で実現できるＯ なお、実施例では、イメージ・メモリ４、およびキャラ
クタ・ジェネレータの１文字エリアが８ビットの場合に
ついて述べたが、１６ビツト、あるいは２４ビツトの場
合でも、全く同じようにして実現できる。
発明の効果
以上説明したように、本発明によれば、ソフトウェアと
ハードウェアの両方を使用するので、文字のボディ７エ
イスとレター７エイスが異なる場合でも、比較的低コス
トの回路で、かっ知い処理時間でイメージ・メモリに書
き込むことができる。
ハードウェアの両方を使用するので、文字のボディ７エ
イスとレター７エイスが異なる場合でも、比較的低コス
トの回路で、かっ知い処理時間でイメージ・メモリに書
き込むことができる。
坑１図は文字のボディフェイスとレター７エイスが異な
る場合の説明図、館２図は慎１図の文字を出力するため
のイメージ・メモリの内容を示す図、第３図は文字Ｂの
キャラクタ・パターンを示す図、賦４図は本発明の動作
原理図、第５図は本を 発明の＊地利を示すビット・イメージ・メモリ処理系の
ブロック図、学６図は本発明の実施例を示すビット・イ
メージ・メモリ処理の７０−チャートである。 ｌ：マイクロ・ブ田セッサ（ＯＰＵ） 、２ ：ＲＯＭ
／ＲＡＭ 、３ ＋キャラクタ・ジェネレータ（ＯＧ
）、４：イメージ・メモリ、５：シフト・レジスタ、６
：シフト・ライトするカウンタ、６′：カウンタ・セッ
ト用ラッチ、７、Ｑ：アンド。 ゲート、８：ビット・マスク・レジスタ、１ｏ：１）Ｍ
Ａコントローラ。 特許■縦１人 株式会社 リ コ −
る場合の説明図、館２図は慎１図の文字を出力するため
のイメージ・メモリの内容を示す図、第３図は文字Ｂの
キャラクタ・パターンを示す図、賦４図は本発明の動作
原理図、第５図は本を 発明の＊地利を示すビット・イメージ・メモリ処理系の
ブロック図、学６図は本発明の実施例を示すビット・イ
メージ・メモリ処理の７０−チャートである。 ｌ：マイクロ・ブ田セッサ（ＯＰＵ） 、２ ：ＲＯＭ
／ＲＡＭ 、３ ＋キャラクタ・ジェネレータ（ＯＧ
）、４：イメージ・メモリ、５：シフト・レジスタ、６
：シフト・ライトするカウンタ、６′：カウンタ・セッ
ト用ラッチ、７、Ｑ：アンド。 ゲート、８：ビット・マスク・レジスタ、１ｏ：１）Ｍ
Ａコントローラ。 特許■縦１人 株式会社 リ コ −
Claims (1)
- イメージ・メモリを具備したＯＲＴあるいはプリンタ等
の処理装置において、キャラクタ・ジェネレータから取
り出された１文字１行分のビット・パターン・データを
、文字の切れ目からずれて出力する際のずれのビット数
だけシフトするレジスタと、上記ずれのビット数だけマ
スク・ビットを立ててセットするレジスタ１有し、上記
シフト・レジスタの出力とマスク・レジスタの出力の論
理積をとって上記イメージ・メモリに書き込むことを特
徴とするビット・イメージ・メモリ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076074A JPS58192078A (ja) | 1982-05-06 | 1982-05-06 | ビツト・イメ−ジ・メモリ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076074A JPS58192078A (ja) | 1982-05-06 | 1982-05-06 | ビツト・イメ−ジ・メモリ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192078A true JPS58192078A (ja) | 1983-11-09 |
Family
ID=13594653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076074A Pending JPS58192078A (ja) | 1982-05-06 | 1982-05-06 | ビツト・イメ−ジ・メモリ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192078A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214978A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | ペ−ジ編集方式 |
| JPS60209880A (ja) * | 1984-02-28 | 1985-10-22 | Fujitsu Ltd | イメ−ジメモリの書込み制御装置 |
| JPS60260989A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | 任意位置へのパタ−ン表示方式 |
| US5729725A (en) * | 1995-10-19 | 1998-03-17 | Denso Corporation | Mask data generator and bit field operation circuit |
-
1982
- 1982-05-06 JP JP57076074A patent/JPS58192078A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214978A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | ペ−ジ編集方式 |
| JPS60209880A (ja) * | 1984-02-28 | 1985-10-22 | Fujitsu Ltd | イメ−ジメモリの書込み制御装置 |
| JPS60260989A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | 任意位置へのパタ−ン表示方式 |
| US5729725A (en) * | 1995-10-19 | 1998-03-17 | Denso Corporation | Mask data generator and bit field operation circuit |
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