JPS58197739A - 半導体集積回路用基板の製造方法 - Google Patents
半導体集積回路用基板の製造方法Info
- Publication number
- JPS58197739A JPS58197739A JP57067473A JP6747382A JPS58197739A JP S58197739 A JPS58197739 A JP S58197739A JP 57067473 A JP57067473 A JP 57067473A JP 6747382 A JP6747382 A JP 6747382A JP S58197739 A JPS58197739 A JP S58197739A
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- JP
- Japan
- Prior art keywords
- layers
- type
- grooves
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、誘電体絶縁分離による半導体集積回路用基板
の夷遺方法に係るもので、特にＰ！ＩＩｉとＨ型の興な
る導電型の単結晶シリコンの島をそれぞれ具え九本導体
集積回路用基板の製造方法に関するものである。
の夷遺方法に係るもので、特にＰ！ＩＩｉとＨ型の興な
る導電型の単結晶シリコンの島をそれぞれ具え九本導体
集積回路用基板の製造方法に関するものである。
誘電体絶縁分離技術は、容篭を小さくできるので高速の
集積回路に適していること、１酎圧が大島いので＾電圧
の集積回路またはパワーＩＣに適していること、ツツチ
アッグがない乃で伯浦化がｄ易であること、部分金拡散
が可能で占ること、両県積度が得られること、などとい
りｔ多くの利点があるため、櫨々の用途が考えられてい
う。
集積回路に適していること、１酎圧が大島いので＾電圧
の集積回路またはパワーＩＣに適していること、ツツチ
アッグがない乃で伯浦化がｄ易であること、部分金拡散
が可能で占ること、両県積度が得られること、などとい
りｔ多くの利点があるため、櫨々の用途が考えられてい
う。
上記のような＃４座杷−分離技術を利用し−Ｃ、ａ補形
の牛尋体系槓−成、たとえ＋ｉ′Ｐ Ｍ ）’ ）フ／
ジスタと）ＪＰＮ）う／ジスタｔ１−秋の１１こル成す
る丸めには、Ｐ臘とＮ−力尋亀温を有ｆる早紬晶シリコ
ンの島をそれぞれ具え友Ａ板４ｃ用いなＱればならない
。このよう４ＰＭ Ｐ）ランジスタとＮＰＮ）ランジス
タ全具えた系子とその製造方法については、特開Ｆ＠５
６−４２３５２号公報明細書などに記されＬ゛いるが、
いずれの方法によつ−（４、、ＪＩＭ晶シリコンのエツ
チングｔＩＩｃはエビタ千シアル層の形成を繰返して行
なわなければならず製造の工数が増加しでしまうし、ま
た、形成されルトランジスタの特性を向上させるために
必要な情導（＊ ｊｌｌ連込層を形成することが１月噛
であるか、おるいは、その丸めの不純物ａ媛の制御が峻
しいという問題がある。
の牛尋体系槓−成、たとえ＋ｉ′Ｐ Ｍ ）’ ）フ／
ジスタと）ＪＰＮ）う／ジスタｔ１−秋の１１こル成す
る丸めには、Ｐ臘とＮ−力尋亀温を有ｆる早紬晶シリコ
ンの島をそれぞれ具え友Ａ板４ｃ用いなＱればならない
。このよう４ＰＭ Ｐ）ランジスタとＮＰＮ）ランジス
タ全具えた系子とその製造方法については、特開Ｆ＠５
６−４２３５２号公報明細書などに記されＬ゛いるが、
いずれの方法によつ−（４、、ＪＩＭ晶シリコンのエツ
チングｔＩＩｃはエビタ千シアル層の形成を繰返して行
なわなければならず製造の工数が増加しでしまうし、ま
た、形成されルトランジスタの特性を向上させるために
必要な情導（＊ ｊｌｌ連込層を形成することが１月噛
であるか、おるいは、その丸めの不純物ａ媛の制御が峻
しいという問題がある。
したがって、本発明１／）目的は、堰込み層を容易に形
成できる＄１１体絶体外縁技術を利用した半導体哄積−
路用基板の製造方＠ｆ：炎供することを目的とする。
成できる＄１１体絶体外縁技術を利用した半導体哄積−
路用基板の製造方＠ｆ：炎供することを目的とする。
ま九、それ１こ工つ−Ｃ時性の凰好な相禰形半４小来槓
−繕表直を侍ることて目的とする。
−繕表直を侍ることて目的とする。
史に、比観的崗率な１鴨Ｖこよって果ｆＪｊ鍵の＾い十
４＃本４Ｉｋ槓ｕａｌ譜城直を傅ることを一面とする。
４＃本４Ｉｋ槓ｕａｌ譜城直を傅ることを一面とする。
以下、図面に従って本発明の爽鵬例につき説明ｒる。、
１１８１図（ム〜Ｋ）μ本発明による牛導体楽積−路用
４４Ｉｉｔの一滝方床を示す正面断面図２である。
１１８１図（ム〜Ｋ）μ本発明による牛導体楽積−路用
４４Ｉｉｔの一滝方床を示す正面断面図２である。
単結晶シリコン着板１０の表面を研磨して、表ｒＩＩｉ
が（ｔｏｏ）ｄ７７ｉとなるようにする。この場合は＾
抵抗；／Ｊ Ｐ ＃シリコン基板が用いられているが、
ＭＷであっても不純物が異なる＃デかははソ同様に形成
される（ム）。
が（ｔｏｏ）ｄ７７ｉとなるようにする。この場合は＾
抵抗；／Ｊ Ｐ ＃シリコン基板が用いられているが、
ＭＷであっても不純物が異なる＃デかははソ同様に形成
される（ム）。
ｐｍシリコン基板１０の表面に高濃蜜に不純物をドープ
され九ｒ型エピタキシアル層１１が形成すｔｔル。この
ア型エピタキシアル層の厚みは通常６μ鴫ないし５μ溝
とされる。もちろんこのエピタキシアル層１１も（１ｏ
ｏ）ｆｆｉに配向する。この１檜はＰｆｉの埋込み層が
必要ない場合には必要でない（Ｂ）。
され九ｒ型エピタキシアル層１１が形成すｔｔル。この
ア型エピタキシアル層の厚みは通常６μ鴫ないし５μ溝
とされる。もちろんこのエピタキシアル層１１も（１ｏ
ｏ）ｆｆｉに配向する。この１檜はＰｆｉの埋込み層が
必要ない場合には必要でない（Ｂ）。
次に、エピタキシアル層１１の表ｇ 、’ｃマスク１ン
を形成し、基板１０をエツチングする。基板１０および
エピタキシアルノー１１は（ＩＬｌＯ）圓とされている
ので異方性のエツチングが行なわれＶ字尿 形の蒋１６が徐々に形成ぼれる。＋１１の肴さが２Ｕ〜
６０μ鱗となったところでエツチング′ｋｍｒさせる（
Ｃ，Ｄ）。
を形成し、基板１０をエツチングする。基板１０および
エピタキシアルノー１１は（ＩＬｌＯ）圓とされている
ので異方性のエツチングが行なわれＶ字尿 形の蒋１６が徐々に形成ぼれる。＋１１の肴さが２Ｕ〜
６０μ鱗となったところでエツチング′ｋｍｒさせる（
Ｃ，Ｄ）。
Ｐｆｉ単績１シリコンの島の減面だけでな１ｌｌｉ１に
も堀込み層を形成するためには、１ｌ１１１５の靖国に
現われ九Ｐｆｉ単結晶シリコン１０以外の部分Ｂ’ｃマ
スク１４を形成し、Ｐ盤不純物（ボロンなど）をこの窓
から拡散させる。この９１１面の填込みノー１５は底筒
の墳込み層１１と完全につながっていなくても嵐い（Ｉ
ｌｉ）。
も堀込み層を形成するためには、１ｌ１１１５の靖国に
現われ九Ｐｆｉ単結晶シリコン１０以外の部分Ｂ’ｃマ
スク１４を形成し、Ｐ盤不純物（ボロンなど）をこの窓
から拡散させる。この９１１面の填込みノー１５は底筒
の墳込み層１１と完全につながっていなくても嵐い（Ｉ
ｌｉ）。
次に、溝１５の底部以外にすべて８ｉｏ２１４を形成す
る。すなわち溝の底部のみ単結晶シリコン基板１０が露
出することになる（１）。
る。すなわち溝の底部のみ単結晶シリコン基板１０が露
出することになる（１）。
このようにして、部分的にＢｂＯｚ１６を形成し九基板
１０の表向にＭ［シリコンをエピタキシアル成員させる
１本線＾シリコン基板１ｏが４出するｔｍＫは）Ｉ雛の
単結晶シリコン層１７がエピタキシアルノーするが、８
４０１１６の一面には多結晶シリコン１Ｂが成員する（
Ｇ）。
１０の表向にＭ［シリコンをエピタキシアル成員させる
１本線＾シリコン基板１ｏが４出するｔｍＫは）Ｉ雛の
単結晶シリコン層１７がエピタキシアルノーするが、８
４０１１６の一面には多結晶シリコン１Ｂが成員する（
Ｇ）。
＃繍晶シリコンを、ｍｙとＨｚＯｚ の温會液や熱リ
ン酸でエツチングしてがらＭ１Ｍ単結晶シリコン１７の
一面にＭｆｉ不＃Ｉ物を更に壮大してｙ緘不純書が蟲纜
度にドーグ畜れ九高導電層１９が形成される。この高導
電層１９がＭ緘率結晶シリコンの墨に形成されるＭＰＭ
）ッンジスタのコレタタ堀込みノーとなる（Ｈ）。
ン酸でエツチングしてがらＭ１Ｍ単結晶シリコン１７の
一面にＭｆｉ不＃Ｉ物を更に壮大してｙ緘不純書が蟲纜
度にドーグ畜れ九高導電層１９が形成される。この高導
電層１９がＭ緘率結晶シリコンの墨に形成されるＭＰＭ
）ッンジスタのコレタタ堀込みノーとなる（Ｈ）。
ＭｉＪＩｉ単結晶シリコン層１７の表面にも８ＡＯｓ膜
２ｏを形成する。これによって単結晶７９７７層の表（
支）はすべて８ＬＯｍで覆われ九ことになる（Ｉ）。
２ｏを形成する。これによって単結晶７９７７層の表（
支）はすべて８ＬＯｍで覆われ九ことになる（Ｉ）。
８↓Ｏｘ蝿で覆われた本結晶シリコンの上にシリコンを
堆積させると、多結晶シリコン２１が成長する。基板を
支持するのに十分な厚みの多結晶シリコンを堆積させる
（Ｊ）。
堆積させると、多結晶シリコン２１が成長する。基板を
支持するのに十分な厚みの多結晶シリコンを堆積させる
（Ｊ）。
最後に、１＃ＩＩＩ艦シリコン基板の裏ｌを研磨してＳ
Ｌｎｇ嘆１６．２０が表面に現われるようにするとＰ型
とＭ ｍ ｕ−）単結晶シリコン（））、ｉ％が１３ル
０４の１１体膜で絶縁分離されて多値域シリコンの中に
形成される（ＩＣ）。
Ｌｎｇ嘆１６．２０が表面に現われるようにするとＰ型
とＭ ｍ ｕ−）単結晶シリコン（））、ｉ％が１３ル
０４の１１体膜で絶縁分離されて多値域シリコンの中に
形成される（ＩＣ）。
以上、Ｐ型シリコン基板を基板・とじ−Ｃ手″４体粂禰
回路用基板ｔａ造する方法に）ハて笈明したかＭ型シリ
コンから始めても良く、こしＪ）ａ合に７１不純物とし
てリン、と：Ａなどｒ ４４）Ｊ 、υエビメキ７’ｆ
ル成★のと龜にドーグし、嶽のエピタキシアル成長のと
きにボロンなどをドープｒる。その他ｙｃ ：）いては
＃ｔソ同樟の工場に工って製造がでさる。なお、基板は
上記の例のよりに（１０ｖ）−に限られず、選択的に凹
部が形成されるも、）でりれば良い。
回路用基板ｔａ造する方法に）ハて笈明したかＭ型シリ
コンから始めても良く、こしＪ）ａ合に７１不純物とし
てリン、と：Ａなどｒ ４４）Ｊ 、υエビメキ７’ｆ
ル成★のと龜にドーグし、嶽のエピタキシアル成長のと
きにボロンなどをドープｒる。その他ｙｃ ：）いては
＃ｔソ同樟の工場に工って製造がでさる。なお、基板は
上記の例のよりに（１０ｖ）−に限られず、選択的に凹
部が形成されるも、）でりれば良い。
また、堀込み噛の形成が不要な埼悟には、前記の１機の
一部を省略すれば良い。
一部を省略すれば良い。
第２ｍは、本発明によＩＩＩ造し九本導体集積回路用基
板を用いた集積回路装蝋の一例の正面断面形成されたＰ
臘及びＭｌｉの単結晶シリコンの島Ｊ）中に通常の拡敵
技術によって形成されたものでりる。あらかじめ、コレ
クタ鷹込層が形成されているので、製造が容易であると
ともに特性の一一一容易でるる＊ ｔ ７ｔＳｉｉａａ
形のＭＯ８）ランジスタなどに利用することもで龜る。
板を用いた集積回路装蝋の一例の正面断面形成されたＰ
臘及びＭｌｉの単結晶シリコンの島Ｊ）中に通常の拡敵
技術によって形成されたものでりる。あらかじめ、コレ
クタ鷹込層が形成されているので、製造が容易であると
ともに特性の一一一容易でるる＊ ｔ ７ｔＳｉｉａａ
形のＭＯ８）ランジスタなどに利用することもで龜る。
本発明によれば、Ｐ温と１１１の単結晶シリコンのＪｌ
＆を闇単に形成できるとと−に、必要な鳩倉愉こは僅か
な１楊の付加のみで１込み層の形成もＩ蟲となる。し九
がって、彬成さｒＬる素子の時１！！にの向上も可能と
なる。鷹込み層の形成に６７ｊって、エピタキシアル成
長と拡散を利用することによｐ拡散係数の真なる不純物
の濃度の制御も容易となる。
＆を闇単に形成できるとと−に、必要な鳩倉愉こは僅か
な１楊の付加のみで１込み層の形成もＩ蟲となる。し九
がって、彬成さｒＬる素子の時１！！にの向上も可能と
なる。鷹込み層の形成に６７ｊって、エピタキシアル成
長と拡散を利用することによｐ拡散係数の真なる不純物
の濃度の制御も容易となる。
壕九、異方性エツチングは一回だけ行なえば良いので、
アンダーエッチなどで生じる歩留の低下および集積度の
低下を防止できる利点もある。
アンダーエッチなどで生じる歩留の低下および集積度の
低下を防止できる利点もある。
賀１（資）は本発明の詳細な説明する正面断面図、第２
図は本発明により製造され九基板に形成され友集積回路
の一例の正面新聞図を示す。 １０・・・・・・単結晶シリコン基板（１’ｆＪＩｉ）
。 １１・・・・・・Ｆｆｉエピタキシアル層。 １２．１４・・・・・・マスク。 １４．２０・・・・・・酸化膜。 １７・・・・・・Ｍａエピタキシアル層。 １ｄ、２１・・・・・・多結晶シリコン。 １９・・・・・・Ｍ臘拡畝層。 ６１・・・・・・ＰＩＰ）ランジスタ。 ５２・・・・・・ＭＰＭ）ツ／ジスタ ４許山−人 ＩＩＷｂ針禰技術研究組合代通人 第 １ 図 ｎ ｙＰＪｔ 記
図は本発明により製造され九基板に形成され友集積回路
の一例の正面新聞図を示す。 １０・・・・・・単結晶シリコン基板（１’ｆＪＩｉ）
。 １１・・・・・・Ｆｆｉエピタキシアル層。 １２．１４・・・・・・マスク。 １４．２０・・・・・・酸化膜。 １７・・・・・・Ｍａエピタキシアル層。 １ｄ、２１・・・・・・多結晶シリコン。 １９・・・・・・Ｍ臘拡畝層。 ６１・・・・・・ＰＩＰ）ランジスタ。 ５２・・・・・・ＭＰＭ）ツ／ジスタ ４許山−人 ＩＩＷｂ針禰技術研究組合代通人 第 １ 図 ｎ ｙＰＪｔ 記
Claims (1)
- める導電証−率結晶半導体基板り）−表面を選択的にエ
ツチングすることによって凹ｔｉｔ形成し、咳凹部の底
面上に反対導鴫櫨の単結晶半導体層をエピタキシアル成
長によって形成し、該単結晶半導体層仮および該単結晶
半導体層の表面に絶縁膜ｔ−形成した債に販絶縁編上に
多結晶シリコンｔ−堆積させ、咳半結晶−Ｐ４Ｉ俸着板
の義薗を咳絶縁膜が馬用する萱で研−することによって
、該多結晶シリコンに支持され該杷嫌編によって分離さ
れた少くとも二つの＾なる尋電臘の単結晶シリコンの島
−ｉ−形成する牛導体集積！２１路用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067473A JPS58197739A (ja) | 1982-04-23 | 1982-04-23 | 半導体集積回路用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067473A JPS58197739A (ja) | 1982-04-23 | 1982-04-23 | 半導体集積回路用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197739A true JPS58197739A (ja) | 1983-11-17 |
Family
ID=13345961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067473A Pending JPS58197739A (ja) | 1982-04-23 | 1982-04-23 | 半導体集積回路用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197739A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923820A (en) * | 1985-09-18 | 1990-05-08 | Harris Corporation | IC which eliminates support bias influence on dielectrically isolated components |
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124241A (en) * | 1980-03-04 | 1981-09-29 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing of semiconductor substrate |
| JPS56131941A (en) * | 1980-03-19 | 1981-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56144552A (en) * | 1980-04-14 | 1981-11-10 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor substrate |
-
1982
- 1982-04-23 JP JP57067473A patent/JPS58197739A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124241A (en) * | 1980-03-04 | 1981-09-29 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing of semiconductor substrate |
| JPS56131941A (en) * | 1980-03-19 | 1981-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56144552A (en) * | 1980-04-14 | 1981-11-10 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor substrate |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923820A (en) * | 1985-09-18 | 1990-05-08 | Harris Corporation | IC which eliminates support bias influence on dielectrically isolated components |
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
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