JPH01112746A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01112746A JPH01112746A JP62271109A JP27110987A JPH01112746A JP H01112746 A JPH01112746 A JP H01112746A JP 62271109 A JP62271109 A JP 62271109A JP 27110987 A JP27110987 A JP 27110987A JP H01112746 A JPH01112746 A JP H01112746A
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- Japan
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- substrate
- region
- silicon substrate
- insulating film
- type silicon
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誘電体で絶縁分離した半導体装置に関する。
（従来の技術）
半導体装置における素子の分離構造は種々提案されてい
るが、耐圧、容量、スピード、リーク等の特性が優れる
ということから誘電体分離構造が近年注目されている。
るが、耐圧、容量、スピード、リーク等の特性が優れる
ということから誘電体分離構造が近年注目されている。
そのような従来の誘電体分離構造を第６図（ａ）〜（ｆ
）に示す断面図を用いて説明する。製造工程順に説明す
ると、まず第６図（ａ）に示すように、鏡面に表面処理
されたＮ型シリコン基板１００に高濃度のＮ型不純物に
よるイオン注入を行い、引続き、このＮ型シリコン基板
１００の主表面を酸化する。
）に示す断面図を用いて説明する。製造工程順に説明す
ると、まず第６図（ａ）に示すように、鏡面に表面処理
されたＮ型シリコン基板１００に高濃度のＮ型不純物に
よるイオン注入を行い、引続き、このＮ型シリコン基板
１００の主表面を酸化する。
一方、高濃度のＮ型不純物を有する別のＮ型シリコン基
板１０１の主表面を酸化すると共に、鏡面に表面処理す
る。そうした上で、第６図（ハ）に示すように、この２
枚のＮ型シリコン基板１００．１０１の主表面をいわゆ
る直接接合技術により接合する。次に第６図（Ｃ）に示
すように、Ｎ型シリコン基板１００の他主面側より所定
領域を、Ｎ型シリコン基板１０１内部まで達するように
エツチングを行う。尚、このエツチングはＮ型シリコン
基板１００．１０１はその両者間の酸化膜にて使用する
エツチング液が異なるので、計３回のエツチング工程に
て行われる。
板１０１の主表面を酸化すると共に、鏡面に表面処理す
る。そうした上で、第６図（ハ）に示すように、この２
枚のＮ型シリコン基板１００．１０１の主表面をいわゆ
る直接接合技術により接合する。次に第６図（Ｃ）に示
すように、Ｎ型シリコン基板１００の他主面側より所定
領域を、Ｎ型シリコン基板１０１内部まで達するように
エツチングを行う。尚、このエツチングはＮ型シリコン
基板１００．１０１はその両者間の酸化膜にて使用する
エツチング液が異なるので、計３回のエツチング工程に
て行われる。
次に、第６図（ロ）に示すように、所定のＮ型不純物濃
度を有するエピタキシャル層１０２をこの上にエピタキ
シャル成長させ、引続き、第６図（ｅ）に示すように、
ラッピングと表面研磨を行い基板を所定の厚みにする。
度を有するエピタキシャル層１０２をこの上にエピタキ
シャル成長させ、引続き、第６図（ｅ）に示すように、
ラッピングと表面研磨を行い基板を所定の厚みにする。
そして、第６図（ｆ）に示すように、Ｎ型シリコン基板
１００の所定領域を反応性イオンエツチング（ＲＩＥ）
によりエツチングを行い、酸化膜に達する溝を掘り、そ
の後、この溝内の表面を熱酸化する事により熱酸化膜１
０３を形成すると共に、その中を多結晶シリコン１０４
にて埋める。そして、このようにして形成される半導体
基板はＮ型シリコン基板１０１とエピタキシャル層１０
２による領域Ａと、熱酸化膜１０３及び多結晶シリコン
１０４により囲まれた領域Ｂとは、熱酸化膜１０３及び
両基板１００，１０１間の酸化膜により電気的に分離さ
れた状態となり、この領域Ａ内にはＮ型シリコン基板１
０１の他主面を１つの電極とする、例えばパワーＭＯ３
）ランジスタ等の電力素子が形成され、又、領域Ｂ内に
はその電力素子の動作を制御するための例えばバイポー
ラトランジスタ、ＣＭＯ３ＦＥＴ等が形成され、全体と
していわゆるインテリジェントパワーデバイスを構成す
る。
１００の所定領域を反応性イオンエツチング（ＲＩＥ）
によりエツチングを行い、酸化膜に達する溝を掘り、そ
の後、この溝内の表面を熱酸化する事により熱酸化膜１
０３を形成すると共に、その中を多結晶シリコン１０４
にて埋める。そして、このようにして形成される半導体
基板はＮ型シリコン基板１０１とエピタキシャル層１０
２による領域Ａと、熱酸化膜１０３及び多結晶シリコン
１０４により囲まれた領域Ｂとは、熱酸化膜１０３及び
両基板１００，１０１間の酸化膜により電気的に分離さ
れた状態となり、この領域Ａ内にはＮ型シリコン基板１
０１の他主面を１つの電極とする、例えばパワーＭＯ３
）ランジスタ等の電力素子が形成され、又、領域Ｂ内に
はその電力素子の動作を制御するための例えばバイポー
ラトランジスタ、ＣＭＯ３ＦＥＴ等が形成され、全体と
していわゆるインテリジェントパワーデバイスを構成す
る。
しかしながら、上記のように構成される従来の半導体装
置においては、両基板１００，１０１間に形成される酸
化膜は両基板１００，１０１を完全に電気的に分離する
ことはできず、Ｎ型シリコン基板１０１の電位変化の影
響を受けて領域Ｂ内に形成される素子の特性が悪化する
という問題がある。これは例えば、領域Ａ内に形成され
る電力素子の動作状態、あるいは外部からのノイズに応
じてＮ型シリコン基板１０１の電位が変化すると、この
変化に応じて領域Ｂ内に形成される素子、例えばＭＯＳ
ＦＥＴにバック・チャネルが発生して、そのしきい値電
圧が大きく変化するものである。
置においては、両基板１００，１０１間に形成される酸
化膜は両基板１００，１０１を完全に電気的に分離する
ことはできず、Ｎ型シリコン基板１０１の電位変化の影
響を受けて領域Ｂ内に形成される素子の特性が悪化する
という問題がある。これは例えば、領域Ａ内に形成され
る電力素子の動作状態、あるいは外部からのノイズに応
じてＮ型シリコン基板１０１の電位が変化すると、この
変化に応じて領域Ｂ内に形成される素子、例えばＭＯＳ
ＦＥＴにバック・チャネルが発生して、そのしきい値電
圧が大きく変化するものである。
そこで本発明は、上記のような従来技術の不具合に鑑み
て創案されたもので、誘電体で分離した領域内に形成さ
れる素子が、その下地基板の電位変化の影響を受けない
ようにした半導体装置を提供することを目的としている
。
て創案されたもので、誘電体で分離した領域内に形成さ
れる素子が、その下地基板の電位変化の影響を受けない
ようにした半導体装置を提供することを目的としている
。
上記の目的を達成する為に、本発明の半導体装置は基板
と、 前記基板内あるいはその主表面の所定領域に形成される
絶縁膜と、 少なくとも前記絶縁膜上に形成される多結晶半導体層と
、 少な（とも前記多結晶半導体層上に形成される単結晶半
導体層と、 前記単結晶半導体層の主表面より前記絶縁膜に達するよ
うに形成され、この領域により囲まれた領域と他の領域
とを電気的に絶縁する分離領域と、前記分離領域により
囲まれた領域内に形成された半導体素子と、 を備える事を特徴としている。
と、 前記基板内あるいはその主表面の所定領域に形成される
絶縁膜と、 少なくとも前記絶縁膜上に形成される多結晶半導体層と
、 少な（とも前記多結晶半導体層上に形成される単結晶半
導体層と、 前記単結晶半導体層の主表面より前記絶縁膜に達するよ
うに形成され、この領域により囲まれた領域と他の領域
とを電気的に絶縁する分離領域と、前記分離領域により
囲まれた領域内に形成された半導体素子と、 を備える事を特徴としている。
上記のように構成される本発明の半導体装置によると、
多結晶半導体層が基板からの電気力線を終端するように
作用し、その上の単結晶半導体層にはその電気力線が及
ばないようになる。従って、半導体素子は基板の電位変
化による影響を受けることなく、良好な動作をするよう
になる。
多結晶半導体層が基板からの電気力線を終端するように
作用し、その上の単結晶半導体層にはその電気力線が及
ばないようになる。従って、半導体素子は基板の電位変
化による影響を受けることなく、良好な動作をするよう
になる。
以下、本発明を図面に示す実施例を用いて詳細に説明す
る。
る。
第１図（ａ）〜（ｇ）は本発明の第１実施例による半導
体装置を製造工程順に説明する為の断面図である。
体装置を製造工程順に説明する為の断面図である。
まず第１図（ａ）に示すように、（１００）面の結晶面
をもち、高濃度にＰ、Ａｓ、Ｓｂ等のＮ型不純物を含ん
だＮ゛゛シリコン基板１に対して、その主表面の所定領
域に部分的に熱酸化膜（Ｓｔｏｗ）２を形成する。この
熱酸化膜２は、例えば１０００′Ｃのスチーム中にて０
．５〜１．０μｍの膜厚に形成され、通常のフォトリソ
グラフィ技術によりその一部を除去したものである。尚
、ここで用いる基板としては、第７図の断面図に示すよ
うにＮ゛型シリコン基板ｌａ上に低濃度にＮ型不純物を
有するＮ−型エピタキシャル層１ｂを形成したものを使
用してもよい。
をもち、高濃度にＰ、Ａｓ、Ｓｂ等のＮ型不純物を含ん
だＮ゛゛シリコン基板１に対して、その主表面の所定領
域に部分的に熱酸化膜（Ｓｔｏｗ）２を形成する。この
熱酸化膜２は、例えば１０００′Ｃのスチーム中にて０
．５〜１．０μｍの膜厚に形成され、通常のフォトリソ
グラフィ技術によりその一部を除去したものである。尚
、ここで用いる基板としては、第７図の断面図に示すよ
うにＮ゛型シリコン基板ｌａ上に低濃度にＮ型不純物を
有するＮ−型エピタキシャル層１ｂを形成したものを使
用してもよい。
次に、第１図（ｂ）に示すように、１０００〜１２００
℃にてＡｓ、Ｐ等の不純物を流しながらエピタキシャル
成長を行い、膜厚が０．５〜５μｍ、高“濃度のＮ型不
純物を含むエピタキシャル層３を形成する。この場合、
Ｎ゛゛シリコン基板１上に直接形成されるエピタキシャ
ル７１３ ａはＮＩ型シリコン基板１の結晶性を良好に
受は継ぎ、単結晶の層となるが、熱酸化Ｐａ２上のエピ
タキシャルＮ３ｂは多結晶の層となる。尚、エピタキシ
ャル成長時は不純物を導入することなく成長させ、後に
拡散、イオン注入等によりＮ型不純物を導入してもよい
。
℃にてＡｓ、Ｐ等の不純物を流しながらエピタキシャル
成長を行い、膜厚が０．５〜５μｍ、高“濃度のＮ型不
純物を含むエピタキシャル層３を形成する。この場合、
Ｎ゛゛シリコン基板１上に直接形成されるエピタキシャ
ル７１３ ａはＮＩ型シリコン基板１の結晶性を良好に
受は継ぎ、単結晶の層となるが、熱酸化Ｐａ２上のエピ
タキシャルＮ３ｂは多結晶の層となる。尚、エピタキシ
ャル成長時は不純物を導入することなく成長させ、後に
拡散、イオン注入等によりＮ型不純物を導入してもよい
。
次に、第１図（Ｃ）に示すように、いわゆる鏡面研磨を
行い、エピタキシャル層３ａとエピタキシャル層３ｂを
同じ高さになるようにして平滑な表面を形成する。
行い、エピタキシャル層３ａとエピタキシャル層３ｂを
同じ高さになるようにして平滑な表面を形成する。
次に、第１図（ｄ）に示すような、５〜ｌＯΩｃｍの抵
抗率、（１００）面の結晶面を有し、低不純物濃度のＮ
−型シリコン基板４を用意して、第１図（ｅ）に示すよ
うにこのＮ−型シリコン基板４の主表面とエピタキシャ
ル層３の表面をいわゆる直接接合技術により強固に接合
する。この接合は例えば、ＲＣＡ洗浄と呼ばれる洗浄、
すなわち、ＨｚＯｔ＋ＮＨ４ＯＨ＋）（ｇｏ、ＨＦ＋Ｈ
ｚＯ，ＨｔＯｚ＋ＨＣｆ＋ＨｚＯ溶液により順に洗浄し
て、埃、酸、油脂骨等のないクリーンな表面を形成し、
鏡面にされたＮ−型シリコン基板４の主表面及びエピタ
キシャル層３の表面を接着し、８００〜１２００°Ｃの
炉中に挿入して行われる。
抗率、（１００）面の結晶面を有し、低不純物濃度のＮ
−型シリコン基板４を用意して、第１図（ｅ）に示すよ
うにこのＮ−型シリコン基板４の主表面とエピタキシャ
ル層３の表面をいわゆる直接接合技術により強固に接合
する。この接合は例えば、ＲＣＡ洗浄と呼ばれる洗浄、
すなわち、ＨｚＯｔ＋ＮＨ４ＯＨ＋）（ｇｏ、ＨＦ＋Ｈ
ｚＯ，ＨｔＯｚ＋ＨＣｆ＋ＨｚＯ溶液により順に洗浄し
て、埃、酸、油脂骨等のないクリーンな表面を形成し、
鏡面にされたＮ−型シリコン基板４の主表面及びエピタ
キシャル層３の表面を接着し、８００〜１２００°Ｃの
炉中に挿入して行われる。
次に、Ｎ−型シリコン基板４の他主面を、必要に応じて
研磨あるいはエツチング等により除去して所定の厚みに
する。そして第１図げ）に示すようにエピタキシャルＮ
３ｂ及びその上のＮ−型シリコン基板４に、そのＮ−型
シリコン基板４の他主面側から例えばシリコン酸化膜を
マスクとしてＲＩＥ法によりエツチングを行い、熱酸化
膜２に達する溝を掘る。そしてその溝内の側壁に熱酸化
又はＣＶＤ法により絶縁膜５を形成し、引続き、この溝
を多結晶シリコン６により埋込み、表面に露出した余分
な多結晶シリコンを研磨で除去して、いわゆるトレンチ
アイソレーションを形成する。
研磨あるいはエツチング等により除去して所定の厚みに
する。そして第１図げ）に示すようにエピタキシャルＮ
３ｂ及びその上のＮ−型シリコン基板４に、そのＮ−型
シリコン基板４の他主面側から例えばシリコン酸化膜を
マスクとしてＲＩＥ法によりエツチングを行い、熱酸化
膜２に達する溝を掘る。そしてその溝内の側壁に熱酸化
又はＣＶＤ法により絶縁膜５を形成し、引続き、この溝
を多結晶シリコン６により埋込み、表面に露出した余分
な多結晶シリコンを研磨で除去して、いわゆるトレンチ
アイソレーションを形成する。
この時、Ｎ−型シリコン基板４内には、絶縁膜５及び熱
酸化膜２により、区画、囲まれた領域りが存在し、その
領域りは他のＮ−型シリコン基板４、エピタキシャル１
！３ａ及びＮ゛型シリコン基板ｌにより成る領域Ｃと電
気的に完全に分離される。
酸化膜２により、区画、囲まれた領域りが存在し、その
領域りは他のＮ−型シリコン基板４、エピタキシャル１
！３ａ及びＮ゛型シリコン基板ｌにより成る領域Ｃと電
気的に完全に分離される。
次に、第１図（ｇ）に示すように、領域Ｃ内には公知の
半導体加工技術を用いてＰ型拡散層７、Ｎ゛型型数散層
８ゲート絶縁膜９及びゲート電極１０を形成し、又、Ｎ
°型シリコン基板ｌの他主面にドレイン電極１１を形成
してＤＭＯ３構成のパワーＭＯ３）ランジスタを形成す
る。又、領域り内には、まず拡散、イオン注入により所
望とするＮ型不純物濃度を有するＮｗｅｌｌｆＩｉ域１
２を形成し域別２き、ソース及びドレイン領域となるＰ
゛゛拡散７１１３、ゲート絶縁膜１４、及びゲート電極
１５を形成して、例えばＰ型チャネルのＭＯＳ）ランジ
スタを形成する。その後、各半導体素子に対して電極、
配線、表面保護膜等を形成して、本実施例の半導体装置
を構成する。尚、上記の例では領域り内にＮｗｅｌｌ領
域１２を形成した後にＰ型チャネルのＭＯＳ）ランジス
タを形成したが、Ｐｗｅｌｌ領域を形成した後にＮ型チ
ャネルのＭＯ３Ｉ−ランジスタを形成してもよく、又、
バイポーラトランジスタ等の他の半導体素子、ロジック
回路等を形成してもよい。
半導体加工技術を用いてＰ型拡散層７、Ｎ゛型型数散層
８ゲート絶縁膜９及びゲート電極１０を形成し、又、Ｎ
°型シリコン基板ｌの他主面にドレイン電極１１を形成
してＤＭＯ３構成のパワーＭＯ３）ランジスタを形成す
る。又、領域り内には、まず拡散、イオン注入により所
望とするＮ型不純物濃度を有するＮｗｅｌｌｆＩｉ域１
２を形成し域別２き、ソース及びドレイン領域となるＰ
゛゛拡散７１１３、ゲート絶縁膜１４、及びゲート電極
１５を形成して、例えばＰ型チャネルのＭＯＳ）ランジ
スタを形成する。その後、各半導体素子に対して電極、
配線、表面保護膜等を形成して、本実施例の半導体装置
を構成する。尚、上記の例では領域り内にＮｗｅｌｌ領
域１２を形成した後にＰ型チャネルのＭＯＳ）ランジス
タを形成したが、Ｐｗｅｌｌ領域を形成した後にＮ型チ
ャネルのＭＯ３Ｉ−ランジスタを形成してもよく、又、
バイポーラトランジスタ等の他の半導体素子、ロジック
回路等を形成してもよい。
そこで、上記のようにして形成される本実施例の半導体
装置によると、領域りの底部に存在する多結晶のエピタ
キシャル層３ｂには多量のトラップが存在しており、こ
のエピタキシャル層３ｂはＮ“型シリコン基板１からの
電気力線を終端するように作用するシールド層となって
いるので、領域り内に形成されるＭＯＳトランジスタ等
の半導体素子はＮ＋型シリコン基板１の電位変化による
影響を受けることなく、良好な動作をする。ここで、本
実施例のようにインテリジェントパワーデバイスとして
構成した場合、電力素子の動作状態に応じてＮ゛型シリ
コン基板１の電位が大きぐ変化するが、そのような電位
変化の影響を受けることがないので、本発明はこのよう
なインテリジェントパワーデバイスを構成した場合、極
めて有効であるといえる。
装置によると、領域りの底部に存在する多結晶のエピタ
キシャル層３ｂには多量のトラップが存在しており、こ
のエピタキシャル層３ｂはＮ“型シリコン基板１からの
電気力線を終端するように作用するシールド層となって
いるので、領域り内に形成されるＭＯＳトランジスタ等
の半導体素子はＮ＋型シリコン基板１の電位変化による
影響を受けることなく、良好な動作をする。ここで、本
実施例のようにインテリジェントパワーデバイスとして
構成した場合、電力素子の動作状態に応じてＮ゛型シリ
コン基板１の電位が大きぐ変化するが、そのような電位
変化の影響を受けることがないので、本発明はこのよう
なインテリジェントパワーデバイスを構成した場合、極
めて有効であるといえる。
また、本実施例によると、領域Ｃ内に形成されるパワー
ＭＯＳトランジスタにおいて、Ｎ４型シリコン基板１と
Ｎ−型シリコン基板４との間が、ＮＩ型の単結晶のエピ
タキシャル層３ａにて接合されているので、接合部の抵
抗成分が非常に小さくなり、トランジスタの高性能化が
はかれる。
ＭＯＳトランジスタにおいて、Ｎ４型シリコン基板１と
Ｎ−型シリコン基板４との間が、ＮＩ型の単結晶のエピ
タキシャル層３ａにて接合されているので、接合部の抵
抗成分が非常に小さくなり、トランジスタの高性能化が
はかれる。
又、本実施例にて説明した製造方法と、同様にインテリ
ジェントパワーデバイスを形成するための製造方法とし
て、第６図を用いて説明した従来の製造方法とを比較す
ると、従来の方法では第６図（Ｃ）を用いて説明したよ
うに、計３回のエツチング工程が必要であり、又、第６
図（ｄ）に示すように成長させるエピタキシャル層１０
２は比較的厚い膜が必要であるために工程が複雑となり
、コスト高となるのに対して、本実施例の方法はそのよ
うな必要がなく、工程が比較的簡単となり、安価に製造
できるという効果がある。
ジェントパワーデバイスを形成するための製造方法とし
て、第６図を用いて説明した従来の製造方法とを比較す
ると、従来の方法では第６図（Ｃ）を用いて説明したよ
うに、計３回のエツチング工程が必要であり、又、第６
図（ｄ）に示すように成長させるエピタキシャル層１０
２は比較的厚い膜が必要であるために工程が複雑となり
、コスト高となるのに対して、本実施例の方法はそのよ
うな必要がなく、工程が比較的簡単となり、安価に製造
できるという効果がある。
次に、第２図（ａ）〜（Ｃ）を用いて本発明の第２実施
例を説明する。
例を説明する。
まず第２図（ａ）に示すように、上記第１実施例にて第
１図（ａ）を用いて説明したのと同様にしてＮ＋型シリ
コン基板１上に熱酸化膜２を形成する。そして第２図ら
）に示すように、この上に例えばプラズマＣＶＤ法を用
いて非晶質のシリコン層１６を堆積する。
１図（ａ）を用いて説明したのと同様にしてＮ＋型シリ
コン基板１上に熱酸化膜２を形成する。そして第２図ら
）に示すように、この上に例えばプラズマＣＶＤ法を用
いて非晶質のシリコン層１６を堆積する。
次に、第２図（Ｃ）に示すように、５００〜１１００°
Ｃにて熱処理を行い、固相エピタキシャル成長させる。
Ｃにて熱処理を行い、固相エピタキシャル成長させる。
この時、Ｎ゛型シリコン基板１上の非晶質シリコン層１
６ａはそのＮ゛型シリコン基板１の結晶性を良好に受は
継ぎ、大部分は単結晶化するが、熱酸化膜２上の非晶質
シリコンＪ’Ｗ１６ｂは多結晶化する。その後、Ｐ、Ａ
ｓ等のＮ型不純物を拡散又はイオン注入等により導入し
てＮ゛高濃度化する。尚、この場合、非晶質シリコン層
１６ａを形成する時に同時にＮ型不純物を導入してＮ“
高濃度化しておいてもよい。次に、鏡面研磨を行い表面
を平滑にした後、上記第１実施例の第１図（ｄ）〜（匂
と同様の方法にて形成し、本実施例の半導体装置を構成
する。
６ａはそのＮ゛型シリコン基板１の結晶性を良好に受は
継ぎ、大部分は単結晶化するが、熱酸化膜２上の非晶質
シリコンＪ’Ｗ１６ｂは多結晶化する。その後、Ｐ、Ａ
ｓ等のＮ型不純物を拡散又はイオン注入等により導入し
てＮ゛高濃度化する。尚、この場合、非晶質シリコン層
１６ａを形成する時に同時にＮ型不純物を導入してＮ“
高濃度化しておいてもよい。次に、鏡面研磨を行い表面
を平滑にした後、上記第１実施例の第１図（ｄ）〜（匂
と同様の方法にて形成し、本実施例の半導体装置を構成
する。
そこでこの第２実施例における半導体装置及びその製造
方法においても上記第１実施例と同様の効果がある。尚
、本実施例において非晶質シリコン層１６を形成する方
法としては、多結晶シリコン層を形成した後にＳｉ、Ａ
ｓ、Ｐ等のイオンを注入して非晶質化してもよい、又、
その非晶質シリコン層１６を単結晶（あるいは多結晶）
化する方法としては、いわゆるレーザ再結晶化等のビー
ムメルト手法を用いてもよい。
方法においても上記第１実施例と同様の効果がある。尚
、本実施例において非晶質シリコン層１６を形成する方
法としては、多結晶シリコン層を形成した後にＳｉ、Ａ
ｓ、Ｐ等のイオンを注入して非晶質化してもよい、又、
その非晶質シリコン層１６を単結晶（あるいは多結晶）
化する方法としては、いわゆるレーザ再結晶化等のビー
ムメルト手法を用いてもよい。
次に、第３図（ａ）〜（Ｃ）を用いて本発明の第３実施
例を説明する。
例を説明する。
まず第３図（ａ）に示すように、上記第１実施例にて第
１図（ａ）を用いて説明したのと同様にして、Ｎ・型シ
リコン基板ｌ上に熱酸化膜２を形成する。そして、第３
図（ロ）に示すように、この例に例えばＬＰＣＶＤ法に
より多結晶シリコン層１７を堆積する。そして、第３図
（ｅ）に示すように、鏡面研磨を行い表面を平滑にした
後、上記第１実施例の第１図（ｄ）〜（匂と同様の方法
にて形成し、本実施例の半導体装置を構成する。
１図（ａ）を用いて説明したのと同様にして、Ｎ・型シ
リコン基板ｌ上に熱酸化膜２を形成する。そして、第３
図（ロ）に示すように、この例に例えばＬＰＣＶＤ法に
より多結晶シリコン層１７を堆積する。そして、第３図
（ｅ）に示すように、鏡面研磨を行い表面を平滑にした
後、上記第１実施例の第１図（ｄ）〜（匂と同様の方法
にて形成し、本実施例の半導体装置を構成する。
そこで、この第３実施例における半導体装置及びその製
造方法においても上記第１実施例と同様の効果がある。
造方法においても上記第１実施例と同様の効果がある。
尚、本実施例によると、Ｎ゛型シリコン基板１とＮ−型
シリコン基板４との間に多結晶シリコン層１７が挿入さ
れることになり、その間の抵抗が多少大きくなるが、使
用する電力の程度によっては問題ない。
シリコン基板４との間に多結晶シリコン層１７が挿入さ
れることになり、その間の抵抗が多少大きくなるが、使
用する電力の程度によっては問題ない。
次に、第４図（ａ）〜（山を用いて本発明の第４実施例
を説明する。
を説明する。
まず、第４図（ａ）に示すように、Ｎ１型シリコン基板
１の主表面の所定領域にシリコン酸化膜等の、後述する
酸素イオンに対する通過阻止膜１８を形成する。次に第
４図（ｂ）に示すように、この通過阻止膜１８をマスク
として酸素イオンを１０ ”ｄｏｓｅオーダーにてイオ
ン注入する。
１の主表面の所定領域にシリコン酸化膜等の、後述する
酸素イオンに対する通過阻止膜１８を形成する。次に第
４図（ｂ）に示すように、この通過阻止膜１８をマスク
として酸素イオンを１０ ”ｄｏｓｅオーダーにてイオ
ン注入する。
次に、第４図（Ｃ）に示すように、通過阻止膜１８を除
去した後、熱処理を行う。°この時、Ｎ°型シリコン基
板ｌ内に注入された酸素イオンはシリコンと反応してシ
リコン酸化膜１９を形成する。又、それと同時にそのシ
リコン酸化膜１９の周囲のシリコンを多結晶化して多結
晶シリコン層２０を形成する。
去した後、熱処理を行う。°この時、Ｎ°型シリコン基
板ｌ内に注入された酸素イオンはシリコンと反応してシ
リコン酸化膜１９を形成する。又、それと同時にそのシ
リコン酸化膜１９の周囲のシリコンを多結晶化して多結
晶シリコン層２０を形成する。
次に、第４図（ｄ）に示すように、低濃度にＮ型不純物
を含んだＮ−型エピタキシャル層２１を成長させる。引
続き、上記第１実施例の第１図（ｆ）を用いて説明した
のと同様にしてシリコン酸化膜１９上に絶縁膜５及び多
結晶シリコン６を形成する。
を含んだＮ−型エピタキシャル層２１を成長させる。引
続き、上記第１実施例の第１図（ｆ）を用いて説明した
のと同様にしてシリコン酸化膜１９上に絶縁膜５及び多
結晶シリコン６を形成する。
そして、上記第１実施例の第１図（檜を用いて説明した
のと同様にて、Ｎ−型エピタキシャル層２１及びＮ・型
シリコン基板１より成る領域Ｅ内に電力素子を形成する
と共に、絶縁膜５及びシリコン酸化膜１９にて囲まれた
領域Ｆ内に半導体素子を形成することにより未実施例の
半導体装置を構成する。
のと同様にて、Ｎ−型エピタキシャル層２１及びＮ・型
シリコン基板１より成る領域Ｅ内に電力素子を形成する
と共に、絶縁膜５及びシリコン酸化膜１９にて囲まれた
領域Ｆ内に半導体素子を形成することにより未実施例の
半導体装置を構成する。
そこでこの第４実施例の半導体装置においても、領域Ｆ
の底部には多結晶シリコン層２０が存在するので、その
内に形成される半導体素子はＮ゛型シリコン基板１の電
位変化による影響を受けなくなる。
の底部には多結晶シリコン層２０が存在するので、その
内に形成される半導体素子はＮ゛型シリコン基板１の電
位変化による影響を受けなくなる。
次に、第５図（ａ）〜（ｅ）を用いて本発明の第５実施
例を説明する。
例を説明する。
まず、第５図（ａ）に示すようにシリコン基板２２の主
表面上の全面にシリコン酸化膜等の絶縁膜２３を形成す
る。そして、第５図（ｂ）に示すように、この絶縁膜２
３上にＬＰＣＶＤ法等により多結晶シリコン層２４を堆
積させ、その表面を鏡面研磨して平滑化する。
表面上の全面にシリコン酸化膜等の絶縁膜２３を形成す
る。そして、第５図（ｂ）に示すように、この絶縁膜２
３上にＬＰＣＶＤ法等により多結晶シリコン層２４を堆
積させ、その表面を鏡面研磨して平滑化する。
次に、第５図（Ｃ）に示すような低濃度のＮ型不純物を
有するＮ−型シリコン基板２５を用意して、第５図（ｄ
）に示すように、そのＮ−型シリコン基板２５の主表面
と多結晶シリコン層２４の表面とを直接接合技術により
接合する。引続き、上記第１実施例と同様にして、Ｎ−
型シリコン基板２５及び多結晶シリコン層２４に対して
そのＮ−型シリコン基板２５の他主面よりエツチングし
て溝を掘ると共に、絶縁ｔｌ１２６及び多結晶シリコン
２７を形成する。
有するＮ−型シリコン基板２５を用意して、第５図（ｄ
）に示すように、そのＮ−型シリコン基板２５の主表面
と多結晶シリコン層２４の表面とを直接接合技術により
接合する。引続き、上記第１実施例と同様にして、Ｎ−
型シリコン基板２５及び多結晶シリコン層２４に対して
そのＮ−型シリコン基板２５の他主面よりエツチングし
て溝を掘ると共に、絶縁ｔｌ１２６及び多結晶シリコン
２７を形成する。
次に、第５図（ｅ）に示すように、絶縁膜２６及び２３
により囲まれた領域内に例えばＰ型チャネルのＭＯＳト
ランジスタ等を形成して本実施例の半導体装置を構成す
る。
により囲まれた領域内に例えばＰ型チャネルのＭＯＳト
ランジスタ等を形成して本実施例の半導体装置を構成す
る。
この実施例にて明らかなように、本発明はインテリジェ
ントパワーデバイスでなくてもよく、絶縁膜２３の下地
基板であるシリコン基板２２の電位が固定されていない
、例えば開放されているもの等に対しては有効である。
ントパワーデバイスでなくてもよく、絶縁膜２３の下地
基板であるシリコン基板２２の電位が固定されていない
、例えば開放されているもの等に対しては有効である。
尚、この第５実施例において、絶縁膜２３の下地基板と
してはシリコン基板２２のような半導体基板でなくても
よく、金属あるいは誘電体等から成る基板であってもよ
い。又、多結晶シリコン層２４あるいは絶縁膜２３はＮ
−型シリコン基板２５側に形成しておいてもよい。
してはシリコン基板２２のような半導体基板でなくても
よく、金属あるいは誘電体等から成る基板であってもよ
い。又、多結晶シリコン層２４あるいは絶縁膜２３はＮ
−型シリコン基板２５側に形成しておいてもよい。
以上、本発明を第１〜第５実施例を用いて説明したが、
本発明はそれらに限定される事なく、その主旨を逸脱し
ない限り種々変形可能であり、例えば、上記の説明にお
いて導電型のＰ型とＮ型を置き換えてもよく、又、分離
領域にて囲まれる領域は複数箇所に存在してもよく、さ
らにその領域は平面的にみて四角あるいは丸のように閉
じた形状でなくてもよく、他の部分に対して電気的に絶
縁してさえすればよい。
本発明はそれらに限定される事なく、その主旨を逸脱し
ない限り種々変形可能であり、例えば、上記の説明にお
いて導電型のＰ型とＮ型を置き換えてもよく、又、分離
領域にて囲まれる領域は複数箇所に存在してもよく、さ
らにその領域は平面的にみて四角あるいは丸のように閉
じた形状でなくてもよく、他の部分に対して電気的に絶
縁してさえすればよい。
以上述べたように、本発明によると絶縁膜上に多結晶半
導体層を形成し、その多結晶半導体層上に形成される単
結晶半導体層内の分離領域により囲まれた領域内に半導
体素子を形成しているので、その半導体素子は基板の電
位変化による影響を受けることなく良好な動作をするよ
うになるという優れた効果がある。
導体層を形成し、その多結晶半導体層上に形成される単
結晶半導体層内の分離領域により囲まれた領域内に半導
体素子を形成しているので、その半導体素子は基板の電
位変化による影響を受けることなく良好な動作をするよ
うになるという優れた効果がある。
第１図（ａ）〜（６）は本発明の第１実施例を説明する
ための断面図、第２図（ａ）〜（Ｃ）は本発明の第２実
施例を説明するための断面図、第３図（ａ）〜（Ｃ）は
本発明の第３実施例を説明するための断面図、第４図（
ａ）〜（ｄ）は本発明の第４実施例を説明するための断
面図、第５図（ａ）〜（ｅ）は本発明の第５実施例を説
明するための断面図、第６図（ａ）〜（ｆ）は従来の半
導体装置を説明するための断面図、第７図は第１実施例
における基板の他の例を示す断面図である。 ｌ・・・Ｎ゛型シリコン基板、２・・・熱酸化膜、３・
・・エピタキシャル層、４・・・Ｎ−型シリコン基板、
６・・・多結晶シリコン。 代理人弁理士 岡 部 隆 （ａ） （Ｃ） （ｄ） 第１図 （ａ） （ｂ） 第 ２ 図 Ｃａ） （ｂ） 第３図 （ａ） 酸素イオシ （ｂ） （ｄ） 第４図 （ａ） 第６図 （ｄ） ＜ｅ＞ （↑） 第 ６ 図
ための断面図、第２図（ａ）〜（Ｃ）は本発明の第２実
施例を説明するための断面図、第３図（ａ）〜（Ｃ）は
本発明の第３実施例を説明するための断面図、第４図（
ａ）〜（ｄ）は本発明の第４実施例を説明するための断
面図、第５図（ａ）〜（ｅ）は本発明の第５実施例を説
明するための断面図、第６図（ａ）〜（ｆ）は従来の半
導体装置を説明するための断面図、第７図は第１実施例
における基板の他の例を示す断面図である。 ｌ・・・Ｎ゛型シリコン基板、２・・・熱酸化膜、３・
・・エピタキシャル層、４・・・Ｎ−型シリコン基板、
６・・・多結晶シリコン。 代理人弁理士 岡 部 隆 （ａ） （Ｃ） （ｄ） 第１図 （ａ） （ｂ） 第 ２ 図 Ｃａ） （ｂ） 第３図 （ａ） 酸素イオシ （ｂ） （ｄ） 第４図 （ａ） 第６図 （ｄ） ＜ｅ＞ （↑） 第 ６ 図
Claims (3)
- （１）基板と、 前記基板内あるいはその主表面の所定領域に形成される
絶縁膜と、 少なくとも前記絶縁膜上に形成される多結晶半導体層と
、 少なくとも前記多結晶半導体層上に形成される単結晶半
導体層と、 前記単結晶半導体層の主表面より前記絶縁膜に達するよ
うに形成され、この領域により囲まれた領域と他の領域
とを電気的に絶縁する分離領域と、前記分離領域により
囲まれた領域内に形成された半導体素子と、 を備える事を特徴とする半導体装置。 - （２）前記絶縁膜は、前記基板内あるいはその主表面に
部分的に形成されたものである特許請求の範囲第１項記
載の半導体装置。 - （３）前記基板は半導体基板であり、該基板及び前記単
結晶半導体層には、該基板の他主面を電極として使用す
る半導体素子が形成されている特許請求の範囲第２項記
載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271109A JP2775738B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
| US07/260,997 US4963505A (en) | 1987-10-27 | 1988-10-21 | Semiconductor device and method of manufacturing same |
| US07/790,025 US5138422A (en) | 1987-10-27 | 1991-11-06 | Semiconductor device which includes multiple isolated semiconductor segments on one chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271109A JP2775738B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112746A true JPH01112746A (ja) | 1989-05-01 |
| JP2775738B2 JP2775738B2 (ja) | 1998-07-16 |
Family
ID=17495462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271109A Expired - Lifetime JP2775738B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775738B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH0864790A (ja) * | 1994-06-16 | 1996-03-08 | Nec Corp | Ｓｏ１基板およびその製造方法 |
| JPH098128A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| US5726089A (en) * | 1992-11-25 | 1998-03-10 | Nec Corporation | Semiconductor device and method for fabricating the same |
| JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2014045187A (ja) * | 2012-08-28 | 2014-03-13 | Lg Electronics Inc | 太陽電池の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103641A (ja) * | 1983-11-11 | 1985-06-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63126243A (ja) * | 1986-11-17 | 1988-05-30 | Toshiba Corp | 集積回路素子及びその製造方法 |
-
1987
- 1987-10-27 JP JP62271109A patent/JP2775738B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60103641A (ja) * | 1983-11-11 | 1985-06-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
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| JPS63126243A (ja) * | 1986-11-17 | 1988-05-30 | Toshiba Corp | 集積回路素子及びその製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
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| US5474952A (en) * | 1989-10-11 | 1995-12-12 | Nippondenso Co., Ltd. | Process for producing a semiconductor device |
| US5627399A (en) * | 1989-10-11 | 1997-05-06 | Nippondenso Co., Ltd. | Semiconductor device |
| US5726089A (en) * | 1992-11-25 | 1998-03-10 | Nec Corporation | Semiconductor device and method for fabricating the same |
| US5872388A (en) * | 1992-11-25 | 1999-02-16 | Nec Corporation | Semiconductor device and method for fabricating the same |
| JPH0864790A (ja) * | 1994-06-16 | 1996-03-08 | Nec Corp | Ｓｏ１基板およびその製造方法 |
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| JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2014045187A (ja) * | 2012-08-28 | 2014-03-13 | Lg Electronics Inc | 太陽電池の製造方法 |
| US8889464B2 (en) | 2012-08-28 | 2014-11-18 | Lg Electronics Inc. | Method for manufacturing solar cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2775738B2 (ja) | 1998-07-16 |
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