JPS58197761A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58197761A JPS58197761A JP57081892A JP8189282A JPS58197761A JP S58197761 A JPS58197761 A JP S58197761A JP 57081892 A JP57081892 A JP 57081892A JP 8189282 A JP8189282 A JP 8189282A JP S58197761 A JPS58197761 A JP S58197761A
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- JP
- Japan
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- film
- wiring
- insulating film
- layer
- interlayer insulating
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８ｆｉ又は／＜イポーラ型半尋体集積
回路において、金属配線を利用して容−素子の形成を行
なうようにした半導体装置１こ関するものである。
回路において、金属配線を利用して容−素子の形成を行
なうようにした半導体装置１こ関するものである。
従来半導体集積回路では、容量素子の形成法として、Ｐ
Ｎ接合の空乏１−を利用する型のもの、および金属−絶
縁膜一半導体型（通常Ｍｉｓ型といわれているもの）の
２種類が多く便用されている。
Ｎ接合の空乏１−を利用する型のもの、および金属−絶
縁膜一半導体型（通常Ｍｉｓ型といわれているもの）の
２種類が多く便用されている。
これらの方法では共に半導体基板に不純物を拡散するこ
とによって容量素子の電極の一方又は両方が形成される
。
とによって容量素子の電極の一方又は両方が形成される
。
一方半導体集積回路の集積密度が上昇し、該集積回路の
機能・性能を向上させるために、金属配線の多層化が行
なわれている。そして多層化するにあたっては金属配線
が互い゛に干渉しない様に各層間の絶縁膜を十分に厚く
する配慮がなされている。特に高速で使用する集積回路
では、わずかな容量、又はクロストークといわれる電気
的相互干渉が、金属配線間で生じる場合、これらは上記
集積回路の特性を極端に悪化させる場合があり、これら
は上記集積回路の性能向上の阻害要因でもある。
機能・性能を向上させるために、金属配線の多層化が行
なわれている。そして多層化するにあたっては金属配線
が互い゛に干渉しない様に各層間の絶縁膜を十分に厚く
する配慮がなされている。特に高速で使用する集積回路
では、わずかな容量、又はクロストークといわれる電気
的相互干渉が、金属配線間で生じる場合、これらは上記
集積回路の特性を極端に悪化させる場合があり、これら
は上記集積回路の性能向上の阻害要因でもある。
この発明は上記従来の容置素子の形成法とは全く別の考
え方により、また逆に上記阻害要因を積権的に利用して
なされたもので、第１．４２の金属配線の間で層間絶縁
膜を誘電体として容−素子を形蟻することにより、半導
体基板の性質の影響をほとんど受けないで容量素子を形
成すること力５でき、しかも精度の高い所望の容置の容
量素子が得られる半導体装置を提供することを目的とし
ている。
え方により、また逆に上記阻害要因を積権的に利用して
なされたもので、第１．４２の金属配線の間で層間絶縁
膜を誘電体として容−素子を形蟻することにより、半導
体基板の性質の影響をほとんど受けないで容量素子を形
成すること力５でき、しかも精度の高い所望の容置の容
量素子が得られる半導体装置を提供することを目的とし
ている。
以下本発明の一実施例を図について説明する。
第４図は本発明の一実施例による半導体装置を示し、図
において（１）はシリコン基板、１２）は絶縁膜である
酸化膜、（３）は第１の金属配線でめる一＄Ｉノー目の
アルミ配線、（４）は第１の層間絶縁膜である窒化膜、
（５）は第２の顎間絶縁膜である酸化膜であり、該酸化
膜（５）の容量素子領域（７）には開孔部（５ａ）が形
成されている。またｉｌｌは第２の金属配線である第２
層目のアルミ配線であり、該アルミ配線１１ＬＩは上記
酸化膜（５）の容量素子領域（７）において上記開孔部
（５３）を介して上記窒化膜（４）に接触しており、こ
のようにして上記開孔部（５３）において第１゜ＩＪ２
１１１目のアルミ配線１３＞ 、 ｔｌｌ Ｇこより窒
化膜（４）を誘電体として容量素子を形成している。尚
、（８）は第１鳩目のアルミ配線（３）と第２層目のア
ルミ配線ｔｌｌとが接合しているスルーホール部Ｃある
。
において（１）はシリコン基板、１２）は絶縁膜である
酸化膜、（３）は第１の金属配線でめる一＄Ｉノー目の
アルミ配線、（４）は第１の層間絶縁膜である窒化膜、
（５）は第２の顎間絶縁膜である酸化膜であり、該酸化
膜（５）の容量素子領域（７）には開孔部（５ａ）が形
成されている。またｉｌｌは第２の金属配線である第２
層目のアルミ配線であり、該アルミ配線１１ＬＩは上記
酸化膜（５）の容量素子領域（７）において上記開孔部
（５３）を介して上記窒化膜（４）に接触しており、こ
のようにして上記開孔部（５３）において第１゜ＩＪ２
１１１目のアルミ配線１３＞ 、 ｔｌｌ Ｇこより窒
化膜（４）を誘電体として容量素子を形成している。尚
、（８）は第１鳩目のアルミ配線（３）と第２層目のア
ルミ配線ｔｌｌとが接合しているスルーホール部Ｃある
。
次に本実施例５こよる半導体装ｎｉ１の製造工程を第１
図ないし第４図について説明する。
図ないし第４図について説明する。
まず１８１図において、
ｌ）不純物等を拡散することによって各ｍｓ子が形成さ
れたシリコン基＆（１）を、酸化膜（２）で覆う。
れたシリコン基＆（１）を、酸化膜（２）で覆う。
この酸化膜（２）は熱酸化法又はＣＶＤ（気相化学成長
）法で０．５〜１．０μ鶏生成する。次に、写真製版技
術を適用して、コンタクト部（図示せず）を開孔し、ア
ルミを１．０〜１．５μ鶏蒸着する。同様に写真製版技
術を用いてアルミの不要部をエツチング除去する。これ
が第１の金＋４配線である第１−目のアルミ配線（３）
となる。
）法で０．５〜１．０μ鶏生成する。次に、写真製版技
術を適用して、コンタクト部（図示せず）を開孔し、ア
ルミを１．０〜１．５μ鶏蒸着する。同様に写真製版技
術を用いてアルミの不要部をエツチング除去する。これ
が第１の金＋４配線である第１−目のアルミ配線（３）
となる。
次に１２図において、
と呼ばれる絶縁膜が形成されている。この発明では、こ
の層間絶縁膜を誘電体として使用することにより容量素
子を製造する。まず、第１層目のアルミ配線（３）上に
第１の＠聞納縁膜である窒化膜（４）をＣＶＤ法により
成膜し、次に該窒化膜（４）上に第２の層間絶縁膜であ
る酸化膜（５）をＣＶＤ法により形成する。上記窒化膜
（４）の厚さは０．０５〜０．２μ風の範囲で設定され
た容量の値により精度良く制御できる。上記酸化膜（５
）は１〜１．５μ鶏の膜厚で、１１７１目のアルミ配線
（３）と第２層目のアルミ配線（ＩＱとの間で相互干渉
を起こすことのない様十分に厚くしである。
の層間絶縁膜を誘電体として使用することにより容量素
子を製造する。まず、第１層目のアルミ配線（３）上に
第１の＠聞納縁膜である窒化膜（４）をＣＶＤ法により
成膜し、次に該窒化膜（４）上に第２の層間絶縁膜であ
る酸化膜（５）をＣＶＤ法により形成する。上記窒化膜
（４）の厚さは０．０５〜０．２μ風の範囲で設定され
た容量の値により精度良く制御できる。上記酸化膜（５
）は１〜１．５μ鶏の膜厚で、１１７１目のアルミ配線
（３）と第２層目のアルミ配線（ＩＱとの間で相互干渉
を起こすことのない様十分に厚くしである。
３）レジスト（６）を塗布しフォトエツチングにより容
量素子領域（７）及び第１層目のアルミ配線１３）と第
２層目のアルミ配線（１１）の接合部であるスルーホー
ル部（８）を開孔してレジスト開孔部（６ｍ） （６ｂ
）を形成する。
量素子領域（７）及び第１層目のアルミ配線１３）と第
２層目のアルミ配線（１１）の接合部であるスルーホー
ル部（８）を開孔してレジスト開孔部（６ｍ） （６ｂ
）を形成する。
さらに第３図において、
４）ＨＦ系のエツチング液を使用してエツチングするこ
とにより、上記レジスト開孔部（６＄１）（６ｂ）の酸
化膜（５）のみをエツチング除去して開孔部（５ａ）（
５ｂ）を形成する。
とにより、上記レジスト開孔部（６＄１）（６ｂ）の酸
化膜（５）のみをエツチング除去して開孔部（５ａ）（
５ｂ）を形成する。
５）レジスト（９）を塗布し、スルーホール＄ １８１
（７）部分のみフォトエツチングしてレジスト開孔部（
９ｂ）を形成する。
（７）部分のみフォトエツチングしてレジスト開孔部（
９ｂ）を形成する。
最後に第４図において、
６）プラズマを使用して、エツチングを行ないスルーホ
ール部（８）の窒化膜（４１を除去する。
ール部（８）の窒化膜（４１を除去する。
７）レジスト＋６１ 、 ｆ９）を除去し、第２層目の
アルミを蒸着し、写真製版技術を用いて該アルミの不要
部を除去する。これが第２の金属配線でのる第２鳩目の
アルミ配線ｆｌＧとなる。第４図において容量素子領域
（７）の部分において第１．第２１−目のアルミ配線＋
３１ ｉｌｌおよび窒化膜（４）により容ｇｋ素子が形
成されている。
アルミを蒸着し、写真製版技術を用いて該アルミの不要
部を除去する。これが第２の金属配線でのる第２鳩目の
アルミ配線ｆｌＧとなる。第４図において容量素子領域
（７）の部分において第１．第２１−目のアルミ配線＋
３１ ｉｌｌおよび窒化膜（４）により容ｇｋ素子が形
成されている。
この様にして生成された容ｆｉｔ素子は、窒化膜１゛４
）の膜厚を制御することにより、容置の大きさをいかに
でも制御することが可能である。また従来大きな容置が
必要な時には素子の占める凹槙が大きくなり、不経済で
あったが、本発明を用いることによりこの問題を回避で
きる。
）の膜厚を制御することにより、容置の大きさをいかに
でも制御することが可能である。また従来大きな容置が
必要な時には素子の占める凹槙が大きくなり、不経済で
あったが、本発明を用いることによりこの問題を回避で
きる。
向上記実施例では、金属配線としてアルミを用いたが、
この金１４配線としてはアルミシリコンや他の金属を用
いてもよい。また層間絶縁膜が窒化膜と酸化膜の２層構
造である場合について説明を行ったが、層間絶縁膜の構
造はこれに限定されることはなく、２Ｉ曽以上の絶縁膜
からなれば、切電を限定するものではない。また不発明
は３Ｍ以上の金属配線にも同様に適用できる。
この金１４配線としてはアルミシリコンや他の金属を用
いてもよい。また層間絶縁膜が窒化膜と酸化膜の２層構
造である場合について説明を行ったが、層間絶縁膜の構
造はこれに限定されることはなく、２Ｉ曽以上の絶縁膜
からなれば、切電を限定するものではない。また不発明
は３Ｍ以上の金属配線にも同様に適用できる。
以上のように、本発明によれば、半導体基板上に絶縁膜
を介して配設された第１の曹ＩＳ４配綜上に、第１．第
２の層間絶縁膜をＪＢ成し、該第２の１−聞納縁膜に設
けられた開孔部を介して上記第１の層間絶縁膜に接触す
る第２の金属配線を上記第２の層間絶縁繰上に配設し、
＠１の層間絶縁膜をｆＦＪ電体として第１．第２の金ｌ
１４妃線Ｃ谷一本子を形成したので、該第１のノー間絶
縁膜の厚さを変んることにより、所望容量の′＠−素子
をゼする半導体装置が得られる効果がめる。
を介して配設された第１の曹ＩＳ４配綜上に、第１．第
２の層間絶縁膜をＪＢ成し、該第２の１−聞納縁膜に設
けられた開孔部を介して上記第１の層間絶縁膜に接触す
る第２の金属配線を上記第２の層間絶縁繰上に配設し、
＠１の層間絶縁膜をｆＦＪ電体として第１．第２の金ｌ
１４妃線Ｃ谷一本子を形成したので、該第１のノー間絶
縁膜の厚さを変んることにより、所望容量の′＠−素子
をゼする半導体装置が得られる効果がめる。
第１図ないし第４図は本発明の一実補例による半導体装
置の製造工程を説明ｒるためのｌｒ圓側聞図である。 １１１・・・半導体基板（シリコン基＆）、（２）・・
・絶縁膜（酸化膜）、＋３１・・・第１の金属配＃（第
１１−目のアルミ配線） 、＋４１・・・第１の層間絶
縁膜（窒化膜）、（５）・・・ｔｓ２の層間絶縁膜（酸
化膜）、（５ａ）・・・開孔部、ｔｌＬ・・第２の金属
配線（第２層目のアルミ配線）。 代理人 葛 野 信 − 策１図 第２９ＩＩ 第４図
置の製造工程を説明ｒるためのｌｒ圓側聞図である。 １１１・・・半導体基板（シリコン基＆）、（２）・・
・絶縁膜（酸化膜）、＋３１・・・第１の金属配＃（第
１１−目のアルミ配線） 、＋４１・・・第１の層間絶
縁膜（窒化膜）、（５）・・・ｔｓ２の層間絶縁膜（酸
化膜）、（５ａ）・・・開孔部、ｔｌＬ・・第２の金属
配線（第２層目のアルミ配線）。 代理人 葛 野 信 − 策１図 第２９ＩＩ 第４図
Claims (1)
- （１）半導体基板上に絶縁膜を介して配設された第１の
金属配線と、該第１の金−配線上蚤こ形成された第１の
層間絶縁膜と、該第１の１−聞納縁膜上に形成された第
２の層間絶縁膜と、該第２の層間絶縁膜に設けた開孔部
を介して上記第１の１！！１間絶縁膜に接触して上記第
２の鳩間絶縁膜上番こ配設された第２の金属配線とを備
え、上記開口部１こオ（１て上記第１．第２の金属配線
および第１の１−聞納縁膜により容量素子を形成してい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081892A JPS58197761A (ja) | 1982-05-13 | 1982-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081892A JPS58197761A (ja) | 1982-05-13 | 1982-05-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197761A true JPS58197761A (ja) | 1983-11-17 |
Family
ID=13759089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081892A Pending JPS58197761A (ja) | 1982-05-13 | 1982-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| US7615786B2 (en) | 1993-10-01 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor incorporating an integrated capacitor and pixel region |
| US7955975B2 (en) * | 2002-04-09 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562760A (en) * | 1978-08-30 | 1980-05-12 | Tdk Corp | Semiconductor device |
-
1982
- 1982-05-13 JP JP57081892A patent/JPS58197761A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562760A (en) * | 1978-08-30 | 1980-05-12 | Tdk Corp | Semiconductor device |
Cited By (18)
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| US7615786B2 (en) | 1993-10-01 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor incorporating an integrated capacitor and pixel region |
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| US9666614B2 (en) | 2002-04-09 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US7955975B2 (en) * | 2002-04-09 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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