JPS58197841A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS58197841A JPS58197841A JP57080011A JP8001182A JPS58197841A JP S58197841 A JPS58197841 A JP S58197841A JP 57080011 A JP57080011 A JP 57080011A JP 8001182 A JP8001182 A JP 8001182A JP S58197841 A JPS58197841 A JP S58197841A
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- Japan
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- film
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- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は半導体素子領域全半導体基板と絶縁性物質で
分離された半導体装置の製造方法に関する。
分離された半導体装置の製造方法に関する。
従来、相補型ＭＯ８（以下ＣＭＯ８と畔ぶ）半導体装ｔ
は、同一基板−トに形成されるｎチャネルＭＤＳトラン
ジスタとｐチャネルＭＤ８ ）ランジスタを電気的に分
離する必要がある。従って、従来の接合分離方法では、
上記、両トランジスタ間は、およそ１０μ−以上前さな
ければならなかった。このため高集積度を目指す超ＬＳ
Ｉにおいて極めて不都合さを招いた。この欠点を改善す
る試みとして、ＭＯＳ ）ランジスタ周辺に深い溝を形
成し、その溝を酸化物等の絶縁性物質ｔ−埋め込んで囲
う技術がある。以下、この技術について第１図を用いて
説明する。例えば、Ｎ型シリコン基板１上にレジスト２
を塗布し、通常の写真蝕刻法により、そのレジス）２を
パターニングする（第１図ａ）。そのパターニングされ
たレジスト２をマスクとして反応性イオンエツチング（
以下ＲＩＥと呼ぶ）技術ゲ用いて、ｎチャネルＭＯ８）
ランジスタが形成される領域３０周辺部をエツチングし
、幅〜１．５μｍ１深さ〜Ｓｕｍの１１１１４ｔ−形成
する（第１図ｂ）。レジストパターン２を除去後ＣＶＤ
技術を用いて、例えばシリコン酸化複膜５ｔ−堆積し、
更に、その上から流動性物質６、例えばレジス）１−塗
布する（第１図Ｃ）。次に、前記流動性物質６と前記シ
リコン酸化被膜５のエツチング速度が等しくなる条件で
ＲＩＥｆｉ術を用いて、エツチングし、シリコン基板１
の表面を平坦化する（第１図ｄ）。さらに、ｎチャネル
ＭＯ８）ランジスタが形成される領域３に、通常の写真
蝕刻法でパターニングし得られたフオトレジス）７ｔ￥
スクとして、ｐ型不純物をイオン注入８とし、ｐウェル
と呼ばれる領域９を形成する（第１図ｅ）。以降は通常
の工程によりＰウェル領域にｎチャネルＭＯ８）ランジ
スタ１０を、また、これに隣接して、ｐチャネルＭＯ８
） ランジスタ１１を形成する（第１図ｆ）。しかし、
この方法では素子間分離のための絶縁物が埋め込まれる
溝がＲＩＥ技術で形成されるため、その幅は例えばＩＪ
ｍ程度にすることは極めて困難であり、素子分離領域に
とられる面積が大きく、高集積度、高密度化を目指す超
ＬＳＩでは極めて不都合である。
は、同一基板−トに形成されるｎチャネルＭＤＳトラン
ジスタとｐチャネルＭＤ８ ）ランジスタを電気的に分
離する必要がある。従って、従来の接合分離方法では、
上記、両トランジスタ間は、およそ１０μ−以上前さな
ければならなかった。このため高集積度を目指す超ＬＳ
Ｉにおいて極めて不都合さを招いた。この欠点を改善す
る試みとして、ＭＯＳ ）ランジスタ周辺に深い溝を形
成し、その溝を酸化物等の絶縁性物質ｔ−埋め込んで囲
う技術がある。以下、この技術について第１図を用いて
説明する。例えば、Ｎ型シリコン基板１上にレジスト２
を塗布し、通常の写真蝕刻法により、そのレジス）２を
パターニングする（第１図ａ）。そのパターニングされ
たレジスト２をマスクとして反応性イオンエツチング（
以下ＲＩＥと呼ぶ）技術ゲ用いて、ｎチャネルＭＯ８）
ランジスタが形成される領域３０周辺部をエツチングし
、幅〜１．５μｍ１深さ〜Ｓｕｍの１１１１４ｔ−形成
する（第１図ｂ）。レジストパターン２を除去後ＣＶＤ
技術を用いて、例えばシリコン酸化複膜５ｔ−堆積し、
更に、その上から流動性物質６、例えばレジス）１−塗
布する（第１図Ｃ）。次に、前記流動性物質６と前記シ
リコン酸化被膜５のエツチング速度が等しくなる条件で
ＲＩＥｆｉ術を用いて、エツチングし、シリコン基板１
の表面を平坦化する（第１図ｄ）。さらに、ｎチャネル
ＭＯ８）ランジスタが形成される領域３に、通常の写真
蝕刻法でパターニングし得られたフオトレジス）７ｔ￥
スクとして、ｐ型不純物をイオン注入８とし、ｐウェル
と呼ばれる領域９を形成する（第１図ｅ）。以降は通常
の工程によりＰウェル領域にｎチャネルＭＯ８）ランジ
スタ１０を、また、これに隣接して、ｐチャネルＭＯ８
） ランジスタ１１を形成する（第１図ｆ）。しかし、
この方法では素子間分離のための絶縁物が埋め込まれる
溝がＲＩＥ技術で形成されるため、その幅は例えばＩＪ
ｍ程度にすることは極めて困難であり、素子分離領域に
とられる面積が大きく、高集積度、高密度化を目指す超
ＬＳＩでは極めて不都合である。
また、溝の深さに比べ、幅が狭いので絶縁物を溝に完全
に埋め込めない欠点がある 尚、溝の深さを浅くすると
図１に示す）ランジスタ１３とトランジスタ１４間でパ
ンチスルーが起こり安くな９極めて不都合である。
に埋め込めない欠点がある 尚、溝の深さを浅くすると
図１に示す）ランジスタ１３とトランジスタ１４間でパ
ンチスルーが起こり安くな９極めて不都合である。
本発明は上配欠点會除去したもので、縄集積、高密度化
、さらに素子間のパンチスルーが起こらない高（！！籟
性の半導体装置及びその製造方法を提供することを目的
とする。
、さらに素子間のパンチスルーが起こらない高（！！籟
性の半導体装置及びその製造方法を提供することを目的
とする。
半導体基板上に凹部を形成し、該凹部に第１絶縁体を形
成し、平坦部に比べ＠壁のエツチング速度が早いことを
利用し、凹部側壁に一角度がほぼ垂直な角度をもつクサ
ビ状のｌ１ｌｌｌを形成し、そして、半導体基板全面に
１第２絶縁体管形成し、例えばＲＩＥによる平坦化技術
管用いて前記凹部の第１絶縁体ｔｇ出させ、続いて寓出
し九第１絶縁体を選択的に除去し、凹部底面に半導体基
板表面を露出させる。その後、前記凹部に半導体を形成
して、高集積度、高密朦、さらに素子間のノ５ンチスル
ーが起らない優れた半導体装置及びその製造方法を提供
するものである。
成し、平坦部に比べ＠壁のエツチング速度が早いことを
利用し、凹部側壁に一角度がほぼ垂直な角度をもつクサ
ビ状のｌ１ｌｌｌを形成し、そして、半導体基板全面に
１第２絶縁体管形成し、例えばＲＩＥによる平坦化技術
管用いて前記凹部の第１絶縁体ｔｇ出させ、続いて寓出
し九第１絶縁体を選択的に除去し、凹部底面に半導体基
板表面を露出させる。その後、前記凹部に半導体を形成
して、高集積度、高密朦、さらに素子間のノ５ンチスル
ーが起らない優れた半導体装置及びその製造方法を提供
するものである。
前述の凹部１ｍｍに形成されたクサビ状の第２絶縁体は
従来方法によるものと比べ極めて微細、かつ深く形成可
能である。従って、高集積度、高密度化に優れているば
かりではなく、−角度がｔｔ ＋１ｉ′垂直な角度をも
つクサビ状の第２絶縁体會用いることにより素子間の耐
圧向上、すがわち、ノクンテスルーに対しても優れてい
る。更に、第２絶縁膜として例えばシリコン窒化膜を用
いた場合には、後工程の処理によるＷＪ２絶縁体の目減
りが全くなく、半導体表面の凹凸による例えばｈｔ配線
等の断線が改良され、高信頼性の超ＬＳＩの製造が可能
となる。
従来方法によるものと比べ極めて微細、かつ深く形成可
能である。従って、高集積度、高密度化に優れているば
かりではなく、−角度がｔｔ ＋１ｉ′垂直な角度をも
つクサビ状の第２絶縁体會用いることにより素子間の耐
圧向上、すがわち、ノクンテスルーに対しても優れてい
る。更に、第２絶縁膜として例えばシリコン窒化膜を用
いた場合には、後工程の処理によるＷＪ２絶縁体の目減
りが全くなく、半導体表面の凹凸による例えばｈｔ配線
等の断線が改良され、高信頼性の超ＬＳＩの製造が可能
となる。
以下に、本発明をＣＭＯ８半導体装置に適用した実施例
について、図面を参照して説明する。
について、図面を参照して説明する。
第２図ａＫ示すように、例えば、面方位（１００）、Ｎ
型シリコン基板２１を用意し、この表面に例えば５００
Ａ程度の熱酸化膜２２（又はＣＶＤ ８１０ｆｔ” ４
よい）、及びシリコン窒化膜２３をおよそ１００ＯＡ形
成（場合によってはこの膜２３はなくてもよい）し、そ
して、０．５μ鋼１度のＡＡＪ［２４を順次に形成する
。次に、同図（ｂ）に示すように、通常の写真蝕刻法に
よりレジスト膜２５のｐ −Ｗ＠ １１形成領斌となる
部分を除去し、このレジスト膜２５ｔマスクとして、霧
出した、Ａｔ膜２４、シリコン窒化膜２３、そして酸化
膜２２を順次Ｋ例えば反応性イオンエツチング技術を用
いてエツチングし、さらにレジスト膜２５及びムを膜２
４ｔ−マスクにして、例えば、ＣＦ４ガスを用いた反応
性イオンエツチングによりｐｗ＠ｌｌ 形成領舅とな
るシリコン基板２１を約２〜３μｍエツチングして凹部
２６を形成する（第２図Ｃ）。次に同図（ｄ）に示すよ
うに、表面全面に第１絶縁膜、例えばプラズマＣＶＤ法
によりシリコン酸化膜（ＳｔＯ，膜）２７を約２〜３ｐ
ｍ堆積する その彼、例えば弗化アンモン液で８ｉ０１
膜２７を全面エツチングする。この時、段差部側面の８
ｉ０１膜が他の平坦部より約２０倍エツチング速度が大
きいため（第２図・）に示すように８１（ｈ！Ｉ２７が
完全に分離され凹部２６周辺にＶ字形の溝２８が形成さ
れる。その後、例えば硫酸と過酸化水素の混流によりウ
ェハを処理し、Ａｔ膜２４およびレジス）！ｌＩ２５ｆ
ｒ除去する。この時、Ａｔ膜上のＳｉＯ＊＃ ２７が同
時に除去され、結局、第２図ｆに示すように凹部に８ｉ
０．膜２７が埋め込まれ良形となる。次に第２図ｇに示
すように、第２の絶縁膜例えばシリコン窒化膜２９を約
１〜２声ｍ堆積して、ｖ字溝２８を完全に埋め込み、そ
の上に、さらに例えば流動性のレジスト膜３０を塗布し
て、表面を平坦化する、その後、全面を例えば、反応性
イオンエツチング技術を用いてエツチングする。こ１ ｏｎ、 ！ｉｉ’ａイオ７、ッヶ７９１．２ヮ７，１膜
３０の熱処理時間を適当に選び、レジスト膜３０とシリ
コン窒化膜２９のエツチング速度が１１ぼ同程度に選ぶ
。この様な条件で、レジスト膜３０及びシリコン窒化膜
２９ｔ−前記、第１絶縁膜（８１０，）２７が算出する
までエツチングする（第２図ｈ）。
型シリコン基板２１を用意し、この表面に例えば５００
Ａ程度の熱酸化膜２２（又はＣＶＤ ８１０ｆｔ” ４
よい）、及びシリコン窒化膜２３をおよそ１００ＯＡ形
成（場合によってはこの膜２３はなくてもよい）し、そ
して、０．５μ鋼１度のＡＡＪ［２４を順次に形成する
。次に、同図（ｂ）に示すように、通常の写真蝕刻法に
よりレジスト膜２５のｐ −Ｗ＠ １１形成領斌となる
部分を除去し、このレジスト膜２５ｔマスクとして、霧
出した、Ａｔ膜２４、シリコン窒化膜２３、そして酸化
膜２２を順次Ｋ例えば反応性イオンエツチング技術を用
いてエツチングし、さらにレジスト膜２５及びムを膜２
４ｔ−マスクにして、例えば、ＣＦ４ガスを用いた反応
性イオンエツチングによりｐｗ＠ｌｌ 形成領舅とな
るシリコン基板２１を約２〜３μｍエツチングして凹部
２６を形成する（第２図Ｃ）。次に同図（ｄ）に示すよ
うに、表面全面に第１絶縁膜、例えばプラズマＣＶＤ法
によりシリコン酸化膜（ＳｔＯ，膜）２７を約２〜３ｐ
ｍ堆積する その彼、例えば弗化アンモン液で８ｉ０１
膜２７を全面エツチングする。この時、段差部側面の８
ｉ０１膜が他の平坦部より約２０倍エツチング速度が大
きいため（第２図・）に示すように８１（ｈ！Ｉ２７が
完全に分離され凹部２６周辺にＶ字形の溝２８が形成さ
れる。その後、例えば硫酸と過酸化水素の混流によりウ
ェハを処理し、Ａｔ膜２４およびレジス）！ｌＩ２５ｆ
ｒ除去する。この時、Ａｔ膜上のＳｉＯ＊＃ ２７が同
時に除去され、結局、第２図ｆに示すように凹部に８ｉ
０．膜２７が埋め込まれ良形となる。次に第２図ｇに示
すように、第２の絶縁膜例えばシリコン窒化膜２９を約
１〜２声ｍ堆積して、ｖ字溝２８を完全に埋め込み、そ
の上に、さらに例えば流動性のレジスト膜３０を塗布し
て、表面を平坦化する、その後、全面を例えば、反応性
イオンエツチング技術を用いてエツチングする。こ１ ｏｎ、 ！ｉｉ’ａイオ７、ッヶ７９１．２ヮ７，１膜
３０の熱処理時間を適当に選び、レジスト膜３０とシリ
コン窒化膜２９のエツチング速度が１１ぼ同程度に選ぶ
。この様な条件で、レジスト膜３０及びシリコン窒化膜
２９ｔ−前記、第１絶縁膜（８１０，）２７が算出する
までエツチングする（第２図ｈ）。
次に、例えば弗化アンモン液で第１絶１＃ｌ１２７を除
去し、凹部底面の基板２１を露出させる（第２図１）。
去し、凹部底面の基板２１を露出させる（第２図１）。
そして、通常行われる処理をし、基板と同型のシリコン
単結晶層３２を例えば選択エピタキシャル法で〜１声慣
形成し、続いて、逆導電型のシリコン単結晶層３３を形
成する。この時３３及び２９のシリコン窒化膜上には薄
い多結晶シリコン３４が形成（第２図ｊ）されるが多結
晶層に対してエツチングの早い液を用いて除去し、続い
てシリコン単結晶層３３０表面を酸化し、約１０００Ａ
の熱酸化膜３５を形成する（第２図ｋ）。次に、シリコ
ン酸化膜２３．２９と酸化膜３５のエツチング速度が同
じくなる条件で、例えば反応性エツチング法を用いて除
去するが、図２１に示す如く、基板光間に約５０ＯＡの
ＳｔＯ，膜、２２．３５ｔ−残す。以下通常の工程に従
って、クサビ状のシリコン窒化膜２９で囲まれたｐ ｗ
＠１１ Ｋ ｎチャネルＭＯ８）ランジスタ、すなわち
３６はフィールド酸化膜（界面近傍には反転防止用のイ
オン注入が行われる）、３７はケント酸化膜、３８はケ
ント電極、３９はソースドレイン拡散層を形成する。一
方、Ｎ基板にはｐチャネルｙｌＤＳトランジスタが形成
される。（第２図ｍ）、。
単結晶層３２を例えば選択エピタキシャル法で〜１声慣
形成し、続いて、逆導電型のシリコン単結晶層３３を形
成する。この時３３及び２９のシリコン窒化膜上には薄
い多結晶シリコン３４が形成（第２図ｊ）されるが多結
晶層に対してエツチングの早い液を用いて除去し、続い
てシリコン単結晶層３３０表面を酸化し、約１０００Ａ
の熱酸化膜３５を形成する（第２図ｋ）。次に、シリコ
ン酸化膜２３．２９と酸化膜３５のエツチング速度が同
じくなる条件で、例えば反応性エツチング法を用いて除
去するが、図２１に示す如く、基板光間に約５０ＯＡの
ＳｔＯ，膜、２２．３５ｔ−残す。以下通常の工程に従
って、クサビ状のシリコン窒化膜２９で囲まれたｐ ｗ
＠１１ Ｋ ｎチャネルＭＯ８）ランジスタ、すなわち
３６はフィールド酸化膜（界面近傍には反転防止用のイ
オン注入が行われる）、３７はケント酸化膜、３８はケ
ント電極、３９はソースドレイン拡散層を形成する。一
方、Ｎ基板にはｐチャネルｙｌＤＳトランジスタが形成
される。（第２図ｍ）、。
本実施例において、分離するためのクサビ状の絶縁体と
してシリコン書化膜を例にとり説明したがシリコン酸化
膜等の一般の絶縁体でよく、を九エピタキシカル成長に
よる単結晶層３３は基板と同一導電型の層２２ｔ−厚く
形成し、通常行われるボタンのイオン注入による不純物
拡散法を用いて形成してもよい。更に単結晶層３２．３
３は通常のＣＶＤ法で多結晶を形成後、ＥＢアニール、
あるいはレーザーアニールで、又は前記多結晶をアモル
ファス化して、低温アニールで単結晶化したものでも同
様の効果をもつことは言うまでもない。また、第２図ｍ
に示したＭＯ８素子のフィールド形成は、コブシナ法に
よる例の図を示したが、当社発明Ｋ ｊ ルＢＯＸ法（
例えば特ｌｉｔ＠ ５５−１４８９４１ ）で形成して
もよい。
してシリコン書化膜を例にとり説明したがシリコン酸化
膜等の一般の絶縁体でよく、を九エピタキシカル成長に
よる単結晶層３３は基板と同一導電型の層２２ｔ−厚く
形成し、通常行われるボタンのイオン注入による不純物
拡散法を用いて形成してもよい。更に単結晶層３２．３
３は通常のＣＶＤ法で多結晶を形成後、ＥＢアニール、
あるいはレーザーアニールで、又は前記多結晶をアモル
ファス化して、低温アニールで単結晶化したものでも同
様の効果をもつことは言うまでもない。また、第２図ｍ
に示したＭＯ８素子のフィールド形成は、コブシナ法に
よる例の図を示したが、当社発明Ｋ ｊ ルＢＯＸ法（
例えば特ｌｉｔ＠ ５５−１４８９４１ ）で形成して
もよい。
尚、本発明は、バルクシリコン基板のみならず複合半導
体、あるいはＳＯ８基板、ＳＯ■基板上であっても同様
の効果が得られる。
体、あるいはＳＯ８基板、ＳＯ■基板上であっても同様
の効果が得られる。
第１図（＆）〜（ｆ）は従来の素子分離の工程を示す断
面図、第２図（＆）〜−は本発明の実施例の工１１Ｙｒ
示す断面図である。 図において、 １・・・−、ｙ ＋） ：ｙ ンＪ［２ｔ６ｔ７・・・
レジスト３・・・ｉチャントランジスタ形成領斌４・・
・エツチングで形成した溝 ５・・・絶縁物 ８・・・基板と反対の不純物イオン注入９・・・ｐウェ
ル領域 ｔｏ、ｔｔ・・・ソースドレイン１２・・
・ケント酸化膜 １３．１４・・・トランジスタ２
１・・・シリコン基板 ２２，２７．３５・・・酸化
膜２３．２９ ・・・シリコン窒化膜 冴・・・Ａ／−膜 ２５．３０・・・レジスト
５．３１・・・基板の凹部 公・・・凹部周辺の溝３
２・・・基板と同一導電型の半導体単結晶層３３・・・
基板と逆の導電型の半導体層３４・・・多結晶シリコン
層 あ・・・フィールド絶縁膜 ３７・・・ケン）ｅ縁膜 羽・・・ソース・ドレイン
（７３１？） 代理人 弁理士 則 近 憲 佑 （
他１名）：Ｊ４１図 謄 ２ｇ／ ｌＡ２−
面図、第２図（＆）〜−は本発明の実施例の工１１Ｙｒ
示す断面図である。 図において、 １・・・−、ｙ ＋） ：ｙ ンＪ［２ｔ６ｔ７・・・
レジスト３・・・ｉチャントランジスタ形成領斌４・・
・エツチングで形成した溝 ５・・・絶縁物 ８・・・基板と反対の不純物イオン注入９・・・ｐウェ
ル領域 ｔｏ、ｔｔ・・・ソースドレイン１２・・
・ケント酸化膜 １３．１４・・・トランジスタ２
１・・・シリコン基板 ２２，２７．３５・・・酸化
膜２３．２９ ・・・シリコン窒化膜 冴・・・Ａ／−膜 ２５．３０・・・レジスト
５．３１・・・基板の凹部 公・・・凹部周辺の溝３
２・・・基板と同一導電型の半導体単結晶層３３・・・
基板と逆の導電型の半導体層３４・・・多結晶シリコン
層 あ・・・フィールド絶縁膜 ３７・・・ケン）ｅ縁膜 羽・・・ソース・ドレイン
（７３１？） 代理人 弁理士 則 近 憲 佑 （
他１名）：Ｊ４１図 謄 ２ｇ／ ｌＡ２−
Claims (5)
- （１）−導電型の半導体基板上に、基板と反対の導電型
領域が形成され、前記−導電型半導体基板上に１第１の
電界効果トランジスタを形成し、前記基板と反対の導電
型領域に第２の電界効果トランジスタが形成されてなる
半導体装置において、前記基板と、反対導電型の領域と
の間は、片面がは埋垂直表クサビ状の絶縁体で分離され
ている仁とを特徴とする半導体装置。 - （２）クサビ状絶縁体がシリコン像化膜からなる前記特
許請求の範囲第１項記載の半導体装蓋。 - （３）半導体基板表面の一部管選択的にエツチングし、
凹部管形成する工程と全ｍＫ第１絶縁体を形成する工程
と前記凹部段差部、側壁の第１絶縁体が他の平坦な部分
の第１絶縁体より早いエツチング性を用いて、前記側壁
部の第１絶縁体を除去し、凹部周辺にクサビ状の溝を形
成する工程と、凹部以外の平坦部の第１絶縁体を除去し
、凹部にクサビ状の第１絶縁体を埋め込む工程と基板全
面に第２の絶縁体全形成する工程と前記第２の絶縁体全
面に流動性の被膜を形成する工程と、前記第２の絶縁体
と流動性被膜が圏じエツチング速度となる条件で基板表
面をエツチングし、平坦化し、前記凹部の第１絶縁体を
霧出させる工程と、該、凹部第１絶縁ａｔ除去し、クサ
ビ状の第２絶縁体を残置させ、半導体基板表面を産出さ
せる工程゛と、前記凹部に半導体を形成する工程とを具
備することを特命とする半導体装置の製造方法。 - （４）反応性イオンエツチング法を用いて、凹部形成す
る工程からなる前記特許請求の範囲第３項記載の半導体
装置の製造方法。 - （５）第１絶縁体にシリコン酸化膜、第２絶縁体にシリ
コン窒化膜、そして、流動性被膜にレジストを用いてな
る、前記特許請求の範囲第３項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080011A JPS58197841A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080011A JPS58197841A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197841A true JPS58197841A (ja) | 1983-11-17 |
Family
ID=13706376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080011A Pending JPS58197841A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194767A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
-
1982
- 1982-05-14 JP JP57080011A patent/JPS58197841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194767A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
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