JPS5819797A

JPS5819797A - 半導体記憶装置

Info

Publication number: JPS5819797A
Application number: JP56119781A
Authority: JP
Inventors: Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-30
Filing date: 1981-07-30
Publication date: 1983-02-04
Also published as: JPS613036B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログラマブル
ＲＯＭに好適な半導体記憶装置に関する。

Ｅ　Ｐ　−ＲＯＭ　（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａ
ｍａｂｌｅ　−ＲＯＭ）は製造後にデータの書込みある
いは消去が可能であり、とれを大きく別けると紫外線消
去型のものと電気的消去型のものの２つＫなる。このう
ち紫外線消去型のＢ　Ｐ　−ＲＯＭは１つのメモリセル
を１つのトランジスタで構成することかで９− きるために高集積化が可能であり、覗在までに３２にビ
ットおよび６４　ｋビットの集積度を持つものが開発さ
れている。しかしながらこの紫外線消去型のものは紫外
線を通すパッケージを必要とするため、価格が高価と々
る。一方、電気的消去型のものは（これを特にＥ　Ｐ　
−ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌ
ｅＰ−ＲＯＭと称する）、１つのメモリセルを最低２つ
のトランジスタで構成するだめに、集積度をあまり高く
することはできず、胡在１でに１６１（ビットの集積度
を持つものまでしか発表されていない。しかしこの電気
的消去型のものはパッケージとして安価なプラスチック
が使用可能なため、製造コストを低くすることができる
という利点をもっている。

このうち第１図は、１９８０年２月、ｌ５ＳＣＣにおい
て発表された、１つのメモリセルを２つのトランジスタ
で構成した従来のＥ２Ｐ　−ＲＯＭの１つのメモリセル
部分を示す構成図である。図において１はディジット線
、２は選択線、３はデータゾログラム線であり、ディジ
ットｍ１と接地軍１位点との間には、ビット選択用のＭ
ＯＳ　）ランジスタ４とデータ記憶用でコントロールダ
ートとフローティングｒ−トを持つ二重ダート型（７）
ＭＯＳ）ランジスタ５とが直列接続されている。

そして上記一方のＭＯＳ　）ランジスタ４のｆ−）は上
記選択線２に接続され、他方のＭＯＳトランジスタ５の
コントロールダートは上記データプログラム線３に接続
される３゜このような構成でなる従来のＥ２Ｐ　−ＲＯＭには次の
よう彦欠点がある。

■　第１図から明らかなように、１つのメモリセルを２
つのトランジスタによって構成しているため、紫外線消
去型のものに比較して素子数は２倍、集積度は１／２と
なシ、集積化するには不利である。

■　データの書込みおよび消去の際に正負両極性の電圧
が必要であり、印刷配線板等に実装した場合、電気的に
データの書き換えを行なうためには、正負両極性の電源
が必要である。

■　ワード単位、全ビット単位で同時にデータを消去す
るのが困難である。

■　短時間で全ビットのデータを消去するのが困難であ
る。

■　５デルト単一電源でデータを消去することが不可能
である。

本発明は上記実情に鑑みてなされたもので、上記のよう
力欠点を除去できるものでありながら、１ビツト毎にデ
ータ消去を可能とすると共に過剰にデータを消去した場
合でも常に正確々データを読み出すことのできる半導体
配憶装置を提供しようとするものである。

以下図面を参照してこの発明の一実施例を説明する。第
２図（、）ないしくｄ）はこの発明の第１の実施例のメ
モリーセルの構成を示すものであり、メモリセル４ビツ
ト分のみが示されている１、このうち第２図（ａ）はパ
ターン平面図、第２図（ｂ）は同図（ａ）のＩ　−Ｉ’
線に沿う構造断面図、第２図（ｃ）は同図（、）のＨ−
ＩＴ’線に沿う構造断面図、第２図（ｄ）は同図（、）
のＩＩＩ　−ＩＩＩ’線に沿う構造断面図である。

＝５− 第２図において１１はＰ型シリコンからなる半導体基板
であり、この基鈑１１の表面にはゲート絶縁膜１２ａ、
１２ｂ、１２ｃ、１２ｄ、・・・が一定の間隔でＸＹマ
）　ＩＪクス状に配置形成されている。さらに上記基板
１１の表面には、図中上下方向に隣り合う各２個所のダ
ート絶縁膜１２ａと１２ｃ、１２ｂと１２　ｄ　、　・
・・を対とし、このダート絶縁膜対相互間にはフィール
ド絶縁膜１３，１３．・・・が形成されている。またこ
のフィールド絶縁膜１３　、１３．・・・−ヒには、Ｐ
あるいはＡ＋＋を含むポリシリコンからなる第１層目の
導電体層１４Ａ、１４Ｂ、・・・が形成されている。

さらに上記各ゲート絶縁膜１２　ａ　）　１２　ｂ　＊
ｘ２ｃ＋１２ｄｒ・・・上には、ポリシリコンからなる
第２層目の導電体層１５　ａ　、　１５　ｂ　、　１５
ｃ。

１５ｄ、・・・それぞれが互いに分離して形成されてい
る。そして図中一つの第１層目の導電体層１４Ａに対し
て右側に位置している２個所の第２層目の導電体層１５
ａ、１５ｃの各左側端部は、絶縁膜１６を介して上記第
１層目の導電体６− 層１４Ａの右側動部と１７なり合っている。土だ異々る
第１層目の導電体層７４Ｂに対して右側に位置している
２個所の第２層目の導電体ＩＤ１５ｔ］、７５ｄの各左
側端部１、上記絶縁ＩＩヴ１６を介して導電体層１４Ｂ
の右側端部と重々り合っている。さらに壕だ図中左右の
方向に隣り合う棺２層目の導電体層１５ａ、１５ｂ上に
は、これを覆うように絶縁膜１７を介して、この両導電
体層１５ａ、１５ｂの幅よりも広い幅をもち後述するチ
ャネルの幅とほぼ同じ幅に設定された月？リシリコンか
ら々る第３層目の導電体層Ｊ８Ａが形成きれると共に、
これと同様に図中左右の方向に隣り合う第２層目の導電
体層１５ｃ。

１５ｄ上にはこれを覆うように、上記絶縁膜１７を介し
て、上記導電体層１８にと同じ幅に設定されたポリシリ
コンからなるもう１つの第３層目の導電体層１８Ｂが形
成されている。そしてまた、回申上下方向に隣り合う２
個所のｒ−ト絶縁膜１２ａと１２ｃとの間の基板１１の
表面領域には、Ｎ＋型型溝導体層１９ｋ形成され、とれ
と同様に２個所のダート絶縁膜１２ｂと１２ｄとの間の
基板１１の表面領域には、ｉν半導体層１９Ｂが形成さ
れている。さらに各ダート絶縁膜１２　ａ　、　１２　
ｂ　、　１２　ｃ　＊　１２　ｄ　＊　”’に対して、
上記耐型半導体層１９にあるいは１９Ｂ形成側とは反対
側の基板１１の表面領域には、連続したＮ−’２Ｊ半導
体層１９Ｃが形成されている。また上記第３層目の導電
体層１８に、１８Ｂ上には、絶縁膜２０を介してＡＩか
らなる第４層目の導電体層２１　ｋ、２１Ｂが形成され
ていて、このうち一方の導電体層２１にと前記耐型半導
体層１９Ａとがコンタクトホール２２ｋによって接続さ
れ、他方の導電体層２１Ｂと前記耐型半導体層１９Ｂと
がもう１つのコンタクトホール２２Ｂによって接続され
ている。そして前記耐型半導体層１９Ｃは基準電位点た
とえば接地電位点に接続されている。

１だ第２回（ａ）において記号ＡＢＣＤを付して示す破
線で囲まれた領域はこの半導体記憶装置の１ビット分の
メモリセルを示し、このメモリセルは第２図（ｂ）から
明らかなように、第２層目の導電体層１５を７０−テイ
ンググート（浮遊ダート）、第３層目の導電体層１８を
コントロールダート（制御ダート）、第１層目の導電体
層１４をイレースｒ−ト（消去デート）、耐型半導体層
１９Ａをドレイン、Ｎ＋型型溝導体層１９Ｃソースとす
るＭＯＳ　）ランジスタから構成され、上記耐型半導体
層１９にと１９Ｃとの間がこのＭＯＳトランジスタのチ
ャネルとなる。上記コントロールダートは絶縁膜を介し
て半導体基板１１上に設けられ、またフローティングｒ
−トとイレースダートは上記コントロールダートと基板
１１によって挾まれた絶縁膜内に並設された構成となっ
ている。またイレースダートはフィールド絶縁膜１３上
に形成されているため、各フローティングｒ−トとイレ
ースダートとの重なり合っている部分はフィールド領域
内に存在することになる。さらに第２図（ｂ）に示すよ
うに、上記重なシ合っている部−分において、第２層目
の導電体層１５すなわちフローティングｒ−トが、第１
層目の導電体層１４すなわちイレースｒ−トの上部に位
置し、基板１１と導９− 電体層１４との間の距離が基板１ノと導電体層１５との
間の距離よりも短かくなっている。

第３図は上記第２図に示す半導体記憶装置の等価回路図
である。図において３１．３２は前記第４層目の導電体
層２１Ａ、２１Ｂからなるディジット線、３３．３４は
前記第１層目の導電体層１４に、１４Ｂが延長されて形
成された消去線、３５．３６は前記第３層目の導電体層
１８Ａ。

１１１Ｂが延長されて形成された選択線（行線）である
。またＭ１〜Ｍ４けメモリセルであシ、各メモリセルは
コントロールダートＣＧ、フローティングゲートＦＧ、
イレースｒ−トＥＧ、　　ドレインＤおよびソースＳか
ら構成され、メモリセルＭｌ、Ｍ２のドレインＤは上記
一方のディジット線３１に、メモリセルＭ３．Ｍ４のド
レインＤは他方のディジット線３２に、そしてすべての
メモリセルのソースＳは接地電位点にそれぞれ接続され
る。

次に上記第３図に示す等価回路を用いて、この発明の半
導体記憶装置の作用を説明する。いま第３図中のメモリ
セルＭ１に注目すると、初１０− 期状態ではこのメモリセルＭ１のフローティンググー）
ＦＧには電子が注入されておらず、そのしきい電圧ｖＴ
Ｈは低い状態になっている。

このメモリセルＭ１にデータを書き込む場合には、選択
線３５に正極性の高電圧たとえば＋２０デルトを、ディ
ジット線３１に正極性の高電圧たとえば＋２０デルトを
それぞれ印加することにより、メモリセルＭ１のソース
ＳからドレインＤに向って熱電子の流れが生じ、ソース
・ドレイン間すなわちチャネル領域からこの熱電子がフ
ローティングダートＦＧに注入される３゜これによって
このメモリセルＭノのしきい電圧ｖＴＨが上昇する。な
おこのデータ書き込みの時、消去線３３には高電圧たと
えば＋２０ボルトのパルスを印加するか、あるいは＋５
がルト、０ぎルトの直流電圧を印加してもよいし、ある
いは開放にしてもよい。　　。

次にこのメモリセルＭ１からデータを読み出す場合には
、選択線３５が選択されてメモリセルＭ１（Ｄコントロ
ールグー）ＣＧに高レベル信号（＋５デルト）が印加さ
れる。どの高レベル信号が印加された時、しきい電圧ｖ
ＴＨが低ければ、このメモリセルＭ１はオンし、一方の
ディジット線３１からメモリセルＭノを通り接地電位点
に向って電流が流れる。一方、上記高レベル信号が印加
された時、しきい電圧ｖＴＨが高ければ、このメモリセ
ルＭ１はオフとなシミ流は流れない。この時、メモリセ
ルＭ１を介して電流が流れる状態を論理゛１”レベル、
電流が流れない状態を論理”０″レベルとすれば、この
装置は記憶装置として使用することができる。

寸だフローティンググー）ＦＧは前記したように、その
周囲を絶縁膜によって取シ囲まれ他とは絶縁分離されて
いるので、ここにいったん注入された電子は通常の使用
状態においては外に逃げることができず、したがってデ
ータネ揮発性の記憶装置として使用することができる。

蜂た一度書き込まれたデータを消去する場合には、選択
線３５およびディジット線３１それぞれをＱｙｙルトに
設定し、消去線３３に高電圧たとえば＋４０ボルトのノ
９ルス電圧を印加する。。

このような電圧を印加することにより、メモリセルＭ１
のフローティングダートＦＧとイレースダー）ＦＧとの
間にフィールドエミッション（電界放出）が生じて、い
ままで７０−ティンググ−）ＦＧに蓄積されていた電子
がイレースダ−）ＥＧおよび消去線３３を介して外部に
流出される。この結果、このメモリセルＭ１のしきい電
圧ｖＴＨは、初期状態と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、通常の二
重ダート型のＭＯＳ　）ランジスタのフローティングダ
ートに対してイレースダートを並設して１ビット分のメ
モリセルを構成するようにしたので、次のような種々の
効果を得ることができる。

■　１つのメモリセルを１つのトランジスタで構成する
ことができ、しかもデータの電気的消去が行々える。し
たがって電気的消去型のｇ　Ｐ　−ＲＯＭとして紫外線
消去型と同程度の集積度をもつものが実親できる。また
ノ平ッケージとして安価なグラスチックのものが使用で
きるため低コストである。

■　データの書き込み、消去および読み出しを単一極性
の電源で行なうことができる。すなわち、例えば書き込
み時には＋２０ぎルト、消去時には＋４０４ぐルト、読
み出し時には＋５デルトの正極性の電源があればよく、
また＋５デルトの電圧から昇圧回路に上って＋２０ボル
ト、＋４０ボルトを得るようにすれば電源は＋５デルト
の一つで済ませることもできる。したがって印刷配線板
等に実装した状態でデータの書き込み、消去および読み
出しが可能である。

■　ビット選択用のトランジスタがないので、ワード単
位、全ビット単位で同時にデータを消去することができ
る。

■　データ消去の際フィールドエミッションを利用して
いるので、短時間で消去が可能である。

■　３層のポリシリコン構造を形成するのみで他のプロ
セスを必要としないので、通常のシリコンダートプロセ
スを用いて製造が可能である。

次に第２図に示すこの発明に係る半導体記憶装置を製造
するだめの製造方法の一例を、第４図（、）ないしく、
）に示すパターン平面図および第５図（、）々いしく、
）に示すそれらの１−１’線に沿う断面図を用いて説明
する。壕ず、第４図（、）および第５図（ａ）に示すよ
うに、Ｐ型シリコンからなる半導体基板１１の表面に光
触刻法により絶縁膜を１μｍ成長させてフィールド絶縁
膜１３，１３・・・を形成し、さらに第４図（、）中の
斜線を付した領域にＰあるいはＡ３をインプランテーシ
ョン法あるいは拡散法によって拡散し、Ｎ半導体層１９
σを形成する。上記拡散終了後、上記フィールド絶縁膜
１３．１３・・・形成領域以外の領域の基板１１表面を
露出させた後、ここに熱酸化法によって１０００λ〜２
０００Ｘと比較的膜厚の簿い酸化膜を形成して、前記ｆ
−）絶縁膜１２を形成する。次に基板１ノの全体に６０
００１の厚みのポリシリコンを成長させ、これにＰある
いはＡｓをドーぎングした後、光触刻法によって第４図
（ｂ）の実線領域に第１層目の導電体層１４Ａ。

１４Ｂ・・・を形成する。次に上記第１層目の導電体層
形成後、第４図（ｃ）および第５図（ｃ）に示すように
、熱酸化法によって５００Ｘの厚さの絶縁膜１６を成長
させ、さらにこれに続いてＣＶＤ法によ、り５０００Ｘ
の厚さのポリシリコン膜を成長させ、これを光触刻法を
適用してフローティングｅ−トとしての第２層目の導電
体層１５ａ。

１５ｂ、１５ｃ、１５ｄ・・・を形成する。とこで第５
図（ｃ）には、図から明らかなように、フローティング
ダートとなる導電１本層１５ａ　ｙ　１５ｂのフィール
ド絶縁膜１３上に延在する一方側の端部のみが絶縁膜１
６を介して第１層目の導電体層１４と少なくとも一部が
重なシ合う例を示した。そして導電体層１５ａ、１５ｂ
の他端については導電体層１４と重なシ合っていない。

フローティングｒ−）形成後、第４図（ｄ）および第５
図（ｄ）に示すように、熱酸化法によって１０００〜２
０００Ｘの厚さの絶縁膜１７を形成し、その上にポリシ
リコンを堆積形成し、これに光触刻法を適用；７てコン
トロールゲートとなる第３　Ｍｔ目の導電体層１８Ａ、
１８Ｂを形成すると同時に第２層目の導電体層１５ａ、
１５ｂ、１５ｃｒ１５ｄをセルファラインにより形成す
る。次に第４図（、）中の斜線を付した領域にＰあるい
はＡｓを拡散してＮ型半導体層１９Ａ　、　１９Ｂ　、
１９Ｃを形成する。さらに第４図（、）および第５図（
、）に示すように、基板１１全体に絶縁膜２０およびＡ
ｌ膜を連続して堆積形成し、とのＡ７膜に光触刻法を適
用して第４層目の導電体層２１　Ａ　、２１Ｂを形成す
ると共に、コンタクト部分２２Ａ。

２２Ｂによって上記Ｎ型半導体層１９ｋ　、１９Ｂそれ
ぞれと接続することによりこの半導体記憶装置は完成す
る。

第６図（、）ないしくｃ）はこの発明の第２の実施例の
メモリーセルの構成を示すものであり、第６図（、）は
ツクターン平面図、第６図（ｂ）は同図（ａ）の１＋　
１７線に沿う構造断面図、第６図（ｃ）は同図（、）の
ｎ−■′線に沿う構造断面図である。

第６図において１１ノはＰ型シリコンからなる半導体基
波であり、この基板１１ノの表面にはダート絶縁膜１１
２ａ、１１２ｃ・・・が一定の間隔でＸＹママトリクス
状配置形成されている。さらに上記基板１１ノの表面に
は、図中上下方向に隣シ合う各箇所のダート絶縁膜１１
２ａと１１２ｄ、１１２ｂと１１２ｅ、１１２ｃと１１
２　ｆ−・・を対とし、このダート絶縁膜対相互間には
フィールド絶縁膜１１３゜１１３・・・が形成されてい
る。また上記各フィールド絶縁膜１１３上には、Ｐある
いはＡｓを含むチリシリコンからなる第１層目の導電体
層１１４ｋ。

１１４Ｂ、１１４Ｃ・・・がそれぞれ分離して形成され
ている。さらに上記各ダート絶縁膜１１２　ａ　ｅ　１
１２　ｂ　＋１１２ｃ・・・上には、ポリシリコンから
なる第２層目の導電体層１１５ａ、１１５ｂ、１１５ｃ
ｍそれぞれが互いに分離して形成されている。そして図
中第１層目の各導電体層１１４に対して右側に位置して
いる２箇所の第２層目の導電体層１１５の各左側端部は
、絶縁膜１１６を介して上記第１層目の導電体層１１４
の右側端部と重なり合りている。さらにまた図中左右の
方向に隣、シ合う第２層目の導電体層１１５ｈ、１１５
ｂ、・・・上には、これを覆うように絶縁膜１１７を介
して、これら各導電体層１１５Ｒ，１１５ｂ・・・の幅
よりも広い幅をもち４チヤンネルの幅とほぼ同じ幅に設
定されたポリシリコンからなる第３層目の導電体層１１
８Ａが形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｃ、１１５ｄ・・
・上には、これを＆うように上記絶縁膜１１７を介して
、上記導電体層１１８Ａと同じ幅に設定されたポリシリ
コンからなるもう一つの第３層目の導電体層１１８Ｂが
形成されている。そしてまた、図中上下方向に隣り合う
２箇所のダート絶縁膜１１２ａと１１２ｃとの間の基板
１１ノの表面領域にはＮ型半導体１１９Ａが形成され、
また２箇所のダート絶縁膜１１２ｂと１１２ｄとの間の
基板１１ノの表面領域にはＮ＋型型温導体層１１９Ｂ、
同様に上下方向に隣り合う２箇所のダート絶縁膜１１２
との間の基板１１１の表面領域にはＮ＋型型溝導体層１
１９形成されている。さらに各ダート絶縁膜１１２ａ、
１１２ｂ。

１１２ｃに対して、上記Ｎ＋型型半体体層１９ｋ。

１１９Ｂ形成側とは反対側の基板１１１の表面領域には
、連続したＮ十型半導体層１１９ｃが形成されている。

また上記第３層目の導電体層１１８ｋ。

１１８Ｂ上には、絶縁膜１２０を介してＡｌからなる配
線層１２１に、１２１Ｂ、１２１Ｃ，１２１Ｄ−・・が
形成されていて、このうち１つの配線層１２１人と前記
第１層目の導電体層１１４Ａとがコンタクトホール１２
２Ａによって接続され、配線層１２１Ｂと耐型半導体層
１１９Ａとがコンタクトポール１２２Ｂによって接続さ
れ、配線層１２１ｃと前記第１層目の導電体層１１４Ｂ
とがコンタクトポール１２２Ｃによって接続され、また
配線層１２１ＤとＮ＋型型温導体層１１９Ｂがコンタク
トポール１２２Ｄによって接続され、配線層１２１Ｅと
第１層目の導電体層１１４Ｃとがコンタクトポール１２
２Ｅによって接続されている。そして前記Ｎ＋型型半体
体層１９ｃは基準電位点たとえば接地電位点に接続され
ている。

また第６図（ａ）において記号Ａ−Ｆを付して示す破線
で四重れた領域はこの半導体記憶装置の１ビツト分のメ
モリセルを示し、このメモリセル（ｒよ第２／Ｉ／ｉ目
の導電体層１１５を７０−ティングダート（浮遊ｒ−１
・）、第３層目の導電体層１１８をコントロールダート
（制御ダート）、第１Ｊ−目の導電体層１１４をイレー
スダート（消去ダート）、Ｎ生型半導体層１１９Ｂをド
レイン、Ｎ型半導体層１１９ＣをソースとするＭＯＳ　
）ランジスタから構成されている。上記コンｌロールダ
ートは絶縁膜を介して半導体基板１１ノ上に設けられ、
またフローティングゲートとイレースゲートハ上記コン
トロールグー１−ト基板１１１によって挾まれた絶縁膜
内に並設された構成となっている。またイレ〜スダート
はフィールド絶縁膜１１３上に形成されているため、各
フローティングゲートとイレースグートとの重なり合っ
ている部分はフィールド領域内に存在することになる。

さらに第６図（ｂ）に示すように、上記重なシ合ってい
る部分において、第２２層目の導電体層１１５すなわち
フローテ、インググートが、第１層目の導電体層１１４
すなわちイレースダートの上部に位置し、基板１１１と
導電体層１１４との間の距離が基板１１ノと導電体層１
１５との間の距離よりも短かくなっている。また第６図
（、）から明らかなように、前記第１層目の導電体層１
１４は２ビツトのメモリセルに対して１箇所だけ設けら
れ、この各１箇所の導電体層１１４は１箇所のコンタク
トホール１２２で前記配線層１２１と接続されている。

上記第６図に示す半導体記憶装置の等価回路図は前記第
３図に示すものと同様であり、その作用も同様であるの
で説明は省略する。

丑だ上記実施例の半導体記憶装置では前記実施例装置の
もつ■〜■の効果の他に、次の■、■の効果も得ること
ができる。

■　イレースダート（第１層目の導電体層）１１４を構
成するポリシリコンによって配線をするのではなく、Ａ
Ａ！からなる配線層１２１ｃにょって消去線を配線形成
するようにしたので、この消去線と基板との間の絶縁膜
の厚さを比較的厚くすることができ、したがって消去線
に高い電圧を印加してもリークが発生することはない。

■　データ書き込み時には熱電子の注入を、消去時には
フィールドエミッションをそれぞれ利用するため、フロ
ーティングｆ−）の周囲の絶縁膜は比較的厚いものが使
用でき、不揮発特性すなわちデータ保持特性は良好とな
る。

次に第６図に示すこの発明に係る半導体記憶装置を製造
するだめの製造方法の一例を、第７図（、）ないしくｅ
）に示すパターン平面図および第８図（、）ないしくｅ
）に示すそれらの１−１’線に沿う断面図を用いて説明
する。まず、第７図６）および第８図（ａ）に示すよう
に、Ｐ型シリコンからなる半導体基板１１ノの表面に光
触刻法により絶縁膜を１μ？ｎ成長させてフィールド絶
縁膜１１３゜１１３・・・を形成する。なおこのとき、
フィールド絶縁膜１１３，１１３・・・間には膜厚の薄
い絶縁膜１２３が形成されている。次に基板１１１の全
面に６０００１の厚みにポリシリコンを成長させ、これ
にＰあるいはＡｓをドーピングした後、光触刻法によっ
て第７図（ｂ）中の実線で示すように上記各フィールド
絶縁膜１１３上に第１層目の導電体層１１４Ａ、１１４
Ｂ、１１４Ｃ・・・それぞれを形成する。次に第１層目
の導電体層１１４形成後、第７図（ｃ）および第８図（
ｃ）に示すように、熱酸化法によって５００Ｘの厚さの
酸化膜を成長させて前記ダート絶縁膜１１２　ａ　、１
１２　ｂ　＃１１２ｃ・・・および絶縁膜１１６を形成
し、さらにこれに続いてＣＶＤ法により５０００Ｘの厚
さにポリシリコンを成長させ、これを光触刻法を適用し
てフローティングゲートとしての第２層目の導電体層１
１５ａ、１１５ｂ、１１５ｃｍを形成する。ここで第８
図（ｃ）には、図から明らかなように、フローティング
グ＝１・となる導電体層１１５　ａ　＋１１５ｂのフィ
ールド絶縁膜１１３上に延在する一方側の端部のみが絶
縁膜１１６を介して第１層目の導電体層１１４と少なく
とも一部が重なり合う例を示した。そして導電体層１１
５　ａ　＋１１５ｂの他端については導電体層１１４と
重なシ合っていない。フローティングダート形成後は、
第７図（ｄ）および第８図（ｄ）に示すように、熱酸化
法によって１ｏｏｏ′Ａ〜２０００又の厚さの絶縁膜１
１７を形成し、その上にポリシリコンを堆積形成し、こ
れに光触刻法を適用してコントロールダートと彦る第３
層目の導電体層Ｉ　Ｊ　８Ａ　。

１１８Ｂを形成する。次に第７図（、）中の斜線を付し
た領域ＰあるいはＡｓを拡散してドレインとなるＮ＋型
型溝導体層１１９Ａ１１９Ｂおよびソースとなる耐型半
導体層１１９Ｃそれぞれを形成する。さらに第７図（、
）および第８図（、）に示すように、基板１１１全体に
絶縁膜１２０およびｋｌ膜を連続して堆積形成し、この
Ａノ膜に光触刻法を適用して配線層１２１に、１２１Ｂ
、１２１Ｃ，１２１Ｄ−・・を形成する。なおこのとき
予めコンタクトホール１２２に、１２２Ｂ、１２２Ｃ，
１２２Ｄ−・・を開孔しておき、コンタクトホール１２
２Ｂ、１２２Ｄそれぞれによって耐型半導体層１１９に
、１１９Ｂ・・・と配線層１２１Ｂ、１２１Ｄ・・・そ
れぞれを、コンタクトホール１２２に、１２２Ｃ，１２
２Ｅ・・・によって第１層目の導電体層１１４に、１１
４Ｃ，１１４Ｅ・・・と配線層１２１Ａ、１２１Ｃ，１
２１Ｅ・・・とを接続することによシこの半導体記憶装
置は完成する。

第９図はこの発明の一実施例を示すもので、第２図また
は第６図に示す半導体記憶装置を用いて、ｌｘｊビット
の半導体記憶装置を構成したものである。図においてＭ
ｌｌ、・・・Ｍｌｌ、・・・Ｍｌｊ、・・・Ｍｌｊは、
列方向にｊ個、行方向に１個マトリクス状に配置形成さ
れた各１ビツトのメモリーセルであり、これら各メモリ
ーセルのうち同一列に配置されたメモリーセルのドレイ
ンは、ディジット線Ｄ−１〜Ｄ−ｊそれぞれに共通接続
され、各メモリーセルのソースは接地されている。また
同一行に配置されたメモリーセルの制御ｒ−）は、行線
Ｒ１〜Ｒｉそれぞれに共通接続されている。図中４１は
、列アドレスが入力されデータ読み出し時あるいはデー
タ書き込み時にその列アドレスに応じて１つの出力端が
選択され、その選択された出力端のみから高レベル信号
例えば＋５．＋２０＆ルトを出力し、選択されない出力
端すべてから低レベル信号例えば０ポルトを出力する列
デコーダである。

４２は、行アドレスが入力されデータ読み出し時あるい
はデータ書き込み時にその行アドレスに応じて１つの出
力端が選択され、この選択された出力端のみから高レベ
ル４３号を出力し、選択されない出力端すべてから低レ
ベル信号を出力する行デコーダである。ディジット線Ｄ
−１〜Ｄ−ｊはＭＯＳ　）ランジスタＴｃ１〜Ｔｃｊを
介して列デコーダ４１の出力端ＣＤ１〜ＣＤｊに接続さ
れ、消去線Ｅ−１〜Ｅ−Ｊは抵抗Ｒ，−１〜Ｒｇ−ｊを
、　＊　１．てデータ消去を行なう端子Ｅｒ　　に接続
され、また消去線Ｅ−１〜Ｅ−ｊはＭＯＳ　）ランジス
タＴＲＩｊ　１〜Ｔｎ１ｃｊｆ介して接地され、列デコ
ーダ４１の出力端ＣＤ１〜ＣＤｊはインバータ１１　〜
工ｊ　　を介してトランジスＩｊ、　Ｔａｇｌ　〜Ｔｎ
１ｔｊのｒ−トに接地され、トランジスタＴｃ１〜１ｃ
」のダートは端子Ｃｖ　　　に共通接続されている。ま
たｒｏｇ行線Ｒ１〜Ｒ１はＭＯＳ　）ランジスタＴＲＩ〜ＴＨ１
を介して行デコーダ４２の出力端ＲＤ１〜ＲＤｌに接続
され、トランジスタＴＲ１〜ＴＲｉのダートは端子ＣＶ
　　　　に共通接続されている。また行線Ｒ１ｒｏｇ〜Ｒ１はＭＯＳ　　）ランジスタＴｎｐ１〜Ｔｎｐｉの
一端に接続され、該トランジスタＴＲＰ１〜ＴＲＰｉの
他端は、ＭＯＳトランジスタＱ１〜Ｑｉを介して接地さ
れ、また抵抗ＲＲ１〜ＲＲｉを介して端子Ｅｒ　　に接
続され、トランジスタＴＲＰ　１〜ＴＲＰｉのダートは
、端子ＣＶ　　　　と信号反転関係にある端子ｒｏｇＣＶ、、。、に共通接続され、トランジスタＱ１〜Ｑｉ
　　のダートは端子ＲＤ１〜ＲＤＩに接続されている。

上記端子Ｅｒ　　は、データ消去を行なう際にデータ消
去電圧例えば＋４０Ｖが印加される。

上記の如く、メモリーセルを１ビツト毎に選択してデー
タ書き込みし、データ消去も１ビツト毎に選択して消去
可能とした半導体記憶装置の動作を説明する。１ず書き
込み時は、端子Ｃｖ、ｒｏｇは高レベル、端子Ｃ■、ｒ
ｏｇ　　は低レベルである。従って行デコーダ４２、列
デコーダ４１の出力は、それぞれトランジスタＴＲ１〜
ＴＲ１カオン（２，１）９通）し、トランジスタＴｃ１
〜Ｔｃｊがオンし、トランジスタＴｒｔＰｉ〜ＴＲＰｉ
がオフ（非導通）し、トランジスタＴＲＥ　ｊ〜ＴＲＥ
ｉがオフするため、行デコーダ４２の出力が行線Ｒ１〜
Ｒｉに入シ、寸た列デコーダ４ノの出力がディジットｆ
ｆＪＤ−１〜Ｄ−ｊに入る。このため例えばメモリーセ
ルＭｌｊが選択されると、行ｔＲ１が高レベルとなシ、
ディジット線Ｄ−ｊが高レベルとなシ、メモリーセルＭ
ｉｊにプログラム電圧がかかってこのＭｉｊの浮遊ダー
トに電子が注入され、閾値電圧が上って書き込みが完了
する。

次にメモリーセル例えばＭｉｊのみのデータ消去を行な
う場合を説明する。消去時には端子ｃｖ、、ｏｇ　　が
低レベルとなシ、端子Ｃ■、ｒｏｇ　が高レベルとなる
。従ってトランジスタＴＲ１〜ＴＲｉがオフし、行デコ
ーダ４２の出力が直接行線Ｒ１〜Ｒｉに入ることはガい
。またトランジスタＴＲＰ１〜ＴＲＰｉがオンし、消去
端子Ｅｒ　　からの高電圧が行デコーダ４２によシブコ
ードされる。

即ちメモリーセルＭｌｊが選択されだのであるか２９− ら、行デコーダ４２の出力は、ＲＤ１〜ＲＤｉのうちＲ
Ｄｉのみが高レベルであり、他のＲＤ１〜ＲＤｉ、−１
ｊでは低レベルである。従ってトランジスタＱ１〜Ｑｉ
のうちＱｌのみがオンし、行線Ｒ１〜Ｒｉ　　に印加さ
れる出力は、Ｒ１のみが低レベル即ぢＯ？ルトであり、
Ｒ１−Ｒ１−１までは高レベル即ち消去端子Ｅｒ　　の
電圧が出る。ここで端子Ｃｖ、ｒｏｇ　　の高レベルは
、消去端子Ｅｒ　　の電圧レベルよシ高レベル（例えば
＋４５ｖ）であることが望ましい。即ち消去時には、行
線は低レベルであシ、非選択の行線は高レベルである。

次に列デコーダ４１側の動作を述べる。上記の如く端子
Ｃｖ　　　は低レベルであるので、トｒｏｇランジスタＴｃ１〜Ｔｃｊはオフし、列デコーダ４１か
らの出力はインバータエ１〜工ｊを通ってトランジスタ
Ｔ’Ｒｇ１〜ＴＲＥｊのｆ−）に入る。ここでメモリー
セルＭｉｊが選ばれたのであるから、列デコーダ４１の
出力ＣＤｊのみが高レベルでｓｂ、消去線Ｅ−ｊのみに
端子Ｅｒ　　Ｏ高レベルが印加される。従ってメモリー
セルＭ１　ｊ、　Ｍｌ　ｊの消去３０− ｒ−トに高レベルの電圧が印加される。しかし〜Ｒ１−
１−＆では高レベルの’に圧が印加されているため、メ
モリーセルの浮遊ダートは、浮遊ダートと制御ダートの
結合容量を大きくしておくことによシ、浮遊ダートの電
位は高くなる。一方、メモリーセルＭｉｊの制御ダート
電位は低レベル即ちＱ　、＋ｐシルトあるので、浮遊ダ
ートの電位は、制御ケ゛−トと浮遊ｆ−１−の結合容量
が大きくても、０？ルト近くにあシ、消去線ｗ−ｊに印
加した高レベルの電圧が浮遊ダートと消去グー）Ｅ−ｊ
間に直接かかシ、メモリーセルＭｉｊの電子のみが、フ
ィールドエミッションにより浮遊ダートから抜きとられ
る。

第１０図は本発明の他の実施例であり、前実施例と対応
する箇所には同一ね号を付して説明を省略し、特徴とす
る点のみを取り出して説明する。本実施例で読み出し或
いは書き込み時には、端子Ｃｖ　　　は高レベル、端子
Ｃ■　　　はｐｒｏｇ　　　　　　　　　　　　　　　
　　　　　　　　ｐｒｏｇ低レベルであり、消去時には
ＣＶ　　　　は低しペｒｏｇル、Ｃｖｐｒｏｇ　　は高レベルである。一方、Ｅｒ端
子はＭＯＳ　）ランジスタＴｘ１”／ｒＥ」を介して消
去線Ｅ−Ｊ〜Ｅ−ｊに接続され、デコーダ４１の出力端
ＣＤ１〜ＣＤｊは昇圧回路５１．・〜５１ｊヲ介してト
ランジスタＴＥ１〜ＴＥｊのダートに接続される。端子
Ｃｖ　　　にダートが接続されたＭＯＳ　）ｐｒｏｇランジスタＱＲは一端が接地され、他端はトランジスタ
Ｑ１〜Ｑｉの一端に接続される。

第１１図は第１０図の昇圧回路５１１〜５１ｊの一つを
具体的に示したものであり、この回路はブートストラッ
プを利用した昇圧回路である。

この回路では、入力ＩＮに例えば＋５ｖが得られると、
出力Ｏｕｔに＋４５Ｖが出力される。従ってデータ消去
時、例えば第１０図の列デコーダ出力端ＣＤｊが選択さ
れると、トランジスタＴＥｊのダート入力は＋４５Ｖと
なシ、消去端子Ｅｒ　　の＋４０Ｖが消去線Ｅ−ｊのみ
にそのまま出力される。一方、上記データ消去時にはト
ランジスタＱＲがオンで、トランジスタＴＲ１〜Ｔｕｉ
がオフであシ、例えば行デコーダ端子ＲＤｉのみが選択
されているとすると、トランジスタＱ１〜Ｑ１のうちＱ
ｌ　　のみがオンで他はオフであるから、トランジスタ
Ｑｎ　、Ｑｉを通して行線Ｒｉカ低レベルつ１すＯポル
トとなυ、他の行線には消去端子Ｅｒ　　から高レベル
つ−４ｈ　＋４　ｏ　ｖが得られ、この場合メモリーセ
ルＭ１ｊのデータ消去が行左われるものである。

第１２図は本発明の更に他の実施例であシ、前実施例と
対応する個所には同一符号を付して説明を省略し、特徴
とする点のみを取シ出して説明する。本実施例で読み出
し或いは書き込み時には、端子ＣＶ　　　は高レベル、
端子ＣＶｐｒｏｇｒｏｇは低レベルであり、消去時にはＣＶ　　　は低しｐｒｏ
ｇベル、Ｃｖ　　　　は高レベルである。端子Ｃ■、ｒｏ
ｇｒｏｇの高レベルは端子Ｅｒ　　の高レベルよシ高い方が望ま
しい。図中６１１〜６ハはブートストラップを利用した
昇圧回路（トランジスタＱ１２　＃　Ｑｌｓの降下分を
防ぐための昇圧）、Ｑ２１〜Ｑｚｉはデータ読み出し速
度を早めるため読み出し時オフして昇圧回路６１１〜６
１１を切シ離すトランジス３３− タである。この回路において消去時には、例えばメモリ
ーセルＭｉｊが選択された場合は昇圧回路６１１〜６１
１のトランジスタＱ１４のうち昇圧回路６１１のそれの
みがオンするから、トランジスタＱ１４　ｒ　Ｑｚｌを
介して行ａＲｔ　　のみが低レベルとなり、他の行線Ｒ
４〜Ｒ１−１には、端子Ｅｒら高レベルの電圧が得られ
るものである。

前述した各メモリーセルは、制御タートに印加した高レ
ベルの電圧例えば＋４０Ｖが、浮遊ダートとの結合容量
が大きい場合浮遊ダートで例えば＋３０Ｖとなシ、消去
ダートと浮遊ダート間の電位差が１０■で、浮遊ダート
から電子がフィールドエミッション（電界放出）シない
ことになる。

即ち浮遊ダートと制御ダート間容量なＣＦｃ浮遊ダート
とソース、基板及びドレインとの間の容量をＣＦ８％浮
遊ダートと消去ｆ−）間容量をＣＦＥとした時、ＣＦＣ≧２０Ｆ８　　　　　　　　　・・・（１）Ｃｙ
ｃ　＋　ＣＦ８≧５　ＣＦＥ　　　　　　−（２）０１この２式が成立することにより、１ビツト毎の選択が効
率良く行なえる。上記（１）式は制御ダートに電圧を印
加し、消去入力があっても消去されない条件であシ、（
２）式は制御ダートが０デルト近くの時、浮遊デートか
ら消去ダートに、フィールドエミッションによシ効率良
く電子を抜き取るだめの条件である。

ところでデータ消去の際にメモリーセルの浮遊ｆ−）か
ら電子が過剰に排出されると、浮遊ｒ−）は正に帯電し
てこのメモリーセルは非選択状態でもオンすることにな
り、この場合にはメモリーセルから正確なデータを読み
出すことは不可能になる。ところが第２図（＆）あるい
は第６図（、）に示すように、浮遊ダート１５，１１５
の幅がメモリーセルのチャネル長よりも狭く設定され、
また制御ダート１８，１１８の幅がメモリーセルのチャ
ネル長とほぼ等しく設定されているために、たとえ浮遊
ダートが正に帯電してこの浮遊ダート下のチャネルがオ
ンしても浮遊ダートと重なり合っていない部分の制御ダ
ート下のチャネルは非選択状態ではオフとなる。

このために常に正確なデータを読み出すととができる。

なお本発明は各実施例のみに限定されるものではなく、
種々の変形が可能である。

以上説明した如く本発明によれば、前記従来の問題点を
一掃し、しかも１ピツト毎にデータ消去が行なえる等の
利点を有した半導体記憶装置が提供できるものである。

【図面の簡単な説明】

゛　第１図は従来のＥ２Ｐ　−ＲＯＭの１つのメモリセ
ル部分の構成図、第２図（ａ）ないしくｄ）はこの発明
の実施例のメモリセルの構成を示すものでオシ、第２図
（ａ）はパターン平面図、第２図（ｂ）は同図６）の１
−１’線に沿う構造断面図、第２図（ｃ）は同図（、）
のｎ　−ｎ’線に沿う構造断面図、第２図（ｄ）は同図
（ａ）の■−征線に沿う構造断面図、第３図は第２図に
示す装置の等価回路図、第４図（、）ないし６）および
第５図（、）ないしく、）はそれぞれ上記ｆｉ！Ｊ２図
に示す装置を製造するだめの製造方法の一例を説明する
ためのもので、第４図（ａ）ないしくｅ）は・ぞターン
平面図、第５図（ａ）ないしくｅ）は第４図（ａ）ない
しく、）の各１−　Ｉ’線に沿う断面図、第６図（ａ）
ないしくｃ）はこの発明の実施例のメモリーセルの構成
を示すものでちシ、第６図（、）はパターン平面図、第
６図（ｂ）は同図（、）のＩ　−Ｉ’線に沿う構造断面
図、第６図（ｃ）は同図（、）のｎ　−ｎ’線に沿う構
造断面図、第７図（、）ないしく、）および第８図（ａ
）ないしく、）はそれぞれ上記第６図に示す装置を製造
するだめの製造方法の一例を説明するだめのもので、第
７図（、）ないしくｅ）はパターン平面図、第８図（ａ
）　ｉいしく、）は第７図（、）ないしく、）の各１−
１’線に沿う断面図、第９図はこの発明の一実施例の回
路構成図、第１０図はこの発明の他の実施例の回路構成
図、第１１図は同回路の一部を取シ出して示す回路構成
図、第１２図はこの発明の更に他の実施例の回路構成図
である。１１．１１１・・・半導体基板、１２，１１２・・・ダ
ート絶縁膜、１３，１１３・・・フィールド絶縁膜、１
４，１１４・・・第１層目の導電体層（イレ体層（フロ
ーテイングゲート）、１６，１１６゜１７．１１７，２
０，１２０，１２３・・・絶縁膜、１８．１１８・・・
第３層目の導電体層（コントロールダート）、１９ｅｌ
１９・・・Ｎ十型半導体層、２１・・・第４層目の導電
体層、１２１・・・配線層、２２．１２２・・・コンタ
クトホール、３１．３２・・・ディジット線、３３．３
４・・・消去線、３５゜３６・・・選択線、Ｍ１１Ｍ２
．Ｍ３１Ｍ４・・・メモリセル、ＣＧ・・・コントロー
ルダート（制御ダート）、ＦＧ・・・フローティングダ
ート（浮遊ダート）、ＥＣ・・・イレースダート（消去
ダート）、Ｄ・・・ドレイン、Ｓ・・・ソース、Ｍ１１
〜Ｍ１Ｍ〜ＭＮ１〜ＭＮＭ・・・メモリセル、４１・・
・夕１ｒコーダ、４２・・・行デコーダ、Ｒ１−Ｒ１・
・・行線、Ｄ−１〜Ｄ−ｊ・・・ディジット線、Ｅ−１
〜Ｅ−ｊ・・・消去線。出願人代理人　　弁理士　鈴　江　武　彦第１図第２図ＩＩ　　　　　　　　（ａ）第２図（Ｃ）１ＡＩＩ（ｄ）

Claims

【特許請求の範囲】

（１）半導体基体の表面領域に設けられるソース及びド
レインと、上記基体上に絶縁膜を介して上記ソース・ド
レイン間のチャネル上に設けられる制御ｙ−トと、上記
絶縁膜内に設けられる消去ダートと、上記制御ダートと
基体とによって挾まれた上記絶縁膜内に設けられその幅
が上記制御ダートの幅よりも挾く設定プれかつその端部
が絶縁膜を介して上記消去ダートの少なくとも一部と重
なシ合っている浮遊ケ゛−トとから構成されているメモ
リセルを行方向及び列方向にマトリクス状に配置し、こ
れら各メモリセルの制御ダートを行毎に共通化する行線
と、各メモリセルの消去ケゝ−トを列毎に共通化する消
去線と、選択されたメモリセルが有る行線の電位をデー
タ消去時に低レベルとする第１の手段と、選択されたメ
モリセルが有る消去線の電位１− をデータ消去時に高レベルとする第２の手段とを具備し
、１ビツト毎にデータ消去可能としたことを特徴とする
半導体記憶装置。
（２）前記第１の手段は、選択されたメモリーセルが有
る行線の電位をデータ読み出し時及び書き込み時に高レ
ベルとし、データ消去時には、選択されたメモリーセル
が有る行線の電位を低レベルとしかつ非選択行線の電位
を高レベルとする特許請求の範囲第１項に記載の半導体
記憶装置。