JPS58199499A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS58199499A JPS58199499A JP57082678A JP8267882A JPS58199499A JP S58199499 A JPS58199499 A JP S58199499A JP 57082678 A JP57082678 A JP 57082678A JP 8267882 A JP8267882 A JP 8267882A JP S58199499 A JPS58199499 A JP S58199499A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- instruction
- error
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロプロセッサの誤動作を防ぎ、リカパリ
イ処理を確実に実行できる″データ処理装置に関する。
イ処理を確実に実行できる″データ処理装置に関する。
ハ」ドワイヤドな設計よシも設計にフレキシビリティを
持たせ、且つ、ハードウェアの設計が容易に々ることか
もマイクロプログラムによる制御方式が用いられる。マ
イクロプログラムはマシンサイクル毎のハードウェアの
゛動作を指定するものであシ、いくつかのマイクロ命令
の組合せ実行によって１個のソフトウェア命令が実行さ
れることになる。マイクロプログラムは通常、制御記憶
と呼ばれる読出し専用メモリ□（以下、革にメモリと称
する）に格納されておシ、マイクロプロセッサの指示に
従い、順次シ □−ケンシャルに読出され実行される。
持たせ、且つ、ハードウェアの設計が容易に々ることか
もマイクロプログラムによる制御方式が用いられる。マ
イクロプログラムはマシンサイクル毎のハードウェアの
゛動作を指定するものであシ、いくつかのマイクロ命令
の組合せ実行によって１個のソフトウェア命令が実行さ
れることになる。マイクロプログラムは通常、制御記憶
と呼ばれる読出し専用メモリ□（以下、革にメモリと称
する）に格納されておシ、マイクロプロセッサの指示に
従い、順次シ □−ケンシャルに読出され実行される。
ところで、マイクロプロセッサによるマイクロ命令の７
工ツチ時、メモリから得られるり−ドデータに工２−が
あると割込み等によシマイクロプロセッサに対し通知は
されていたものの、エラーの発生したデータはそのまま
のデータとしてマイクロプロセッサに読みとられていた
。
工ツチ時、メモリから得られるり−ドデータに工２−が
あると割込み等によシマイクロプロセッサに対し通知は
されていたものの、エラーの発生したデータはそのまま
のデータとしてマイクロプロセッサに読みとられていた
。
従って、マイクロプロセッサは早くてもその発生した命
令、データをそのｔま命令コードとして実行してしまい
、その後の動作が保証されなくなる欠点を有していた。
令、データをそのｔま命令コードとして実行してしまい
、その後の動作が保証されなくなる欠点を有していた。
本発明は上記欠点に基づいてなされたものであシ、少量
のハードウェアの追加によシ、命令フェッチ時にエラー
が抛生した場合でもマイクロプロセッサの誤動作を防ぎ
、リカパリイ処理を確実に実行できるデータ処理装置を
提供することを目的とする。、 〔発明の概要〕 本発明は、メモリとマイクロプロセッサとの間にあるハ
ードウェアロジックを挿入し、このロジックは通常メモ
リデータを出力し、命令フェッチサイクルにてエラーが
発生した場合に限シ、マイクロプロセッサに対しＮＯＰ
コードを出力する機能を持つ。マイクロプロセッサはＮ
ＯＰ命令実行後エラー割込み処理を行々い、イリーガル
な命令の実行を避けることができる。
のハードウェアの追加によシ、命令フェッチ時にエラー
が抛生した場合でもマイクロプロセッサの誤動作を防ぎ
、リカパリイ処理を確実に実行できるデータ処理装置を
提供することを目的とする。、 〔発明の概要〕 本発明は、メモリとマイクロプロセッサとの間にあるハ
ードウェアロジックを挿入し、このロジックは通常メモ
リデータを出力し、命令フェッチサイクルにてエラーが
発生した場合に限シ、マイクロプロセッサに対しＮＯＰ
コードを出力する機能を持つ。マイクロプロセッサはＮ
ＯＰ命令実行後エラー割込み処理を行々い、イリーガル
な命令の実行を避けることができる。
このことにより、命令フェッチ時エラーが発生した場合
でもマイクロプロセッサの誤動作を防止でき、エラー後
のりカパリイ処理を確実に界現し得るデータ処理装置が
提供できる。
でもマイクロプロセッサの誤動作を防止でき、エラー後
のりカパリイ処理を確実に界現し得るデータ処理装置が
提供できる。
以下、図面を使用して本発明につき詳細に説明する。第
１図は本発明の実施例を乍すブロック図である。図にお
いて、１１はメモリであって、このメモリを構成する６
語は命令データの他にエラーチェックのための冗長ビッ
トを持つ。
１図は本発明の実施例を乍すブロック図である。図にお
いて、１１はメモリであって、このメモリを構成する６
語は命令データの他にエラーチェックのための冗長ビッ
トを持つ。
この冗長ビットとして本発明実施例では・量りティビッ
トが付加されている。１２はエラーチェック回路である
。このエラーチェ、り回路１２には上記メモリ１１から
得られる読出しデータ（ＭＤＡＴＡ７〜＋１ ）とパリ
ティビット（ＭＰＡＲ）が供給されておシ、ここでパリ
ティチェックがなされ、エラー検出時後述するマイクロ
プロセッサ１３に対し割シ込み信号（ＮＭＩ ）を、又
、ナンドダート１５の一方の入力端子にエラー信号（Ｐ
Ｅ、ＲＲ）を供給する。
トが付加されている。１２はエラーチェック回路である
。このエラーチェ、り回路１２には上記メモリ１１から
得られる読出しデータ（ＭＤＡＴＡ７〜＋１ ）とパリ
ティビット（ＭＰＡＲ）が供給されておシ、ここでパリ
ティチェックがなされ、エラー検出時後述するマイクロ
プロセッサ１３に対し割シ込み信号（ＮＭＩ ）を、又
、ナンドダート１５の一方の入力端子にエラー信号（Ｐ
Ｅ、ＲＲ）を供給する。
１３はマイクロプロセッサである。マイクロプロセッサ
１，３は上記メモリ１１から得られる命令データ（ＲＤ
ＡＴＡ７〜０）を解、読実行する。このマイクロプロセ
ッサ１３は命令７．エッチサイクル、時、その状態信号
である１信号を発する他、外部よシ割込、み信号（、Ｎ
ＭＩ 、 ）を受信しそれを処理することができる。通
常、市販されているマイ、クロプロセッサであるため詳
述しない、。
１，３は上記メモリ１１から得られる命令データ（ＲＤ
ＡＴＡ７〜０）を解、読実行する。このマイクロプロセ
ッサ１３は命令７．エッチサイクル、時、その状態信号
である１信号を発する他、外部よシ割込、み信号（、Ｎ
ＭＩ 、 ）を受信しそれを処理することができる。通
常、市販されているマイ、クロプロセッサであるため詳
述しない、。
１４はグ・−トもしくはセレクタである。説明の都合上
、以降では単にグ、−トと称して説明を行う。ゲート１
４には、メモ、υ１１よシ命令データ（ＲＤＡＴＡ？
〜ｏ ）な、ら、びにナントゲート１５出力（ＤＩＮ
Ｈ）が供給されておシ、後述する信号ＤＩＮＨによシ、
マイク、ログロセッサ１３へ供給する命令データを°’
ＮＯＰ”コード（ノーオペレージ璽ン）とする機能を持
つ。
、以降では単にグ、−トと称して説明を行う。ゲート１
４には、メモ、υ１１よシ命令データ（ＲＤＡＴＡ？
〜ｏ ）な、ら、びにナントゲート１５出力（ＤＩＮ
Ｈ）が供給されておシ、後述する信号ＤＩＮＨによシ、
マイク、ログロセッサ１３へ供給する命令データを°’
ＮＯＰ”コード（ノーオペレージ璽ン）とする機能を持
つ。
ナントゲート１５には、エラーチェック回路１２よシ発
せられるエラー検出信号（ＰＥＲＲ）な５− らびにマイクロプロセッサ１３よＬ 命令７工ツチサイ
クル時発せられる状態信号（′ｈＩｉｌ）の反転（イン
バータ１６）出力が供給されておシ、マイクロプロセッ
サ１３に対する命令データ（ＲＤＡＴＡ、〜。）の供給
を禁止する信号ＤＩＮＨを生成する。１６はインバータ
であシ、マイクロプロセッサ１．３から出力される状態
信号Ｍ１を極性反転してナンドｆ −） １５の他方の
入力端子へ供給している。
せられるエラー検出信号（ＰＥＲＲ）な５− らびにマイクロプロセッサ１３よＬ 命令７工ツチサイ
クル時発せられる状態信号（′ｈＩｉｌ）の反転（イン
バータ１６）出力が供給されておシ、マイクロプロセッ
サ１３に対する命令データ（ＲＤＡＴＡ、〜。）の供給
を禁止する信号ＤＩＮＨを生成する。１６はインバータ
であシ、マイクロプロセッサ１．３から出力される状態
信号Ｍ１を極性反転してナンドｆ −） １５の他方の
入力端子へ供給している。
尚、図中前はマイクロプロセッサ１３に対する割込み信
号であって、マイクロプロセッサ１３が命令データを受
信するのと同じ夕・イミノジでエラーチェックを行ない
、信号ＰＥＲＲが１”となったときに発せられる信号で
ある。
号であって、マイクロプロセッサ１３が命令データを受
信するのと同じ夕・イミノジでエラーチェックを行ない
、信号ＰＥＲＲが１”となったときに発せられる信号で
ある。
第２図は本発明の動作を示すタイミングチャートである
。上から順に、マシンクロックＣＬＫ 。
。上から順に、マシンクロックＣＬＫ 。
マイクロプロセッサ１３の状態（フェッチサイクル）信
号Ｍ１ 、メモリ１１データＭＤＡＴＡ７〜。
号Ｍ１ 、メモリ１１データＭＤＡＴＡ７〜。
メモリノ！リティデータＭＰＡＲ、工２−検出回路１２
から出力されるエラー信号ＰＥＲＲ、割込み信号６− ＮＭＩ、マイクロプロセッサ１３への命令データ供給を
禁示する信号ＤＩＮＨ，メモリ１１から得られる命令デ
ータＲＤＡＴＡ７〜０のそれぞれを示す。
から出力されるエラー信号ＰＥＲＲ、割込み信号６− ＮＭＩ、マイクロプロセッサ１３への命令データ供給を
禁示する信号ＤＩＮＨ，メモリ１１から得られる命令デ
ータＲＤＡＴＡ７〜０のそれぞれを示す。
尚、図中破線はパリティエラーが検出されなかった場合
のタイミングを示す・ 以下、第２図に示したタイミングチャートを参照しなが
ら本発明実施例の動作につき詳細に説明する。まず、命
令のフェッチサイクルにて、マイクロプロセッサＩ３よ
り状態信号（Ｍｌ）が発せられる。とれによル、メモリ
１１から命令データ（ＭＤＡＴＡ７〜ｏ ）とパリティ
ビット（ＭＰＡＲ）が出力される、これをエラーチェッ
ク回路１２でチェックした結果、パリティエラーのある
ことが検出されるとエラー信号（ＰＥＲＲ）が発生する
。このことによル、マイクロ７’ｏセ、す１３の状態信
号（Ｍｒ）と論理条件（否定論理積）のとられた禁止信
号（ＤＩＮＨ）がアクティブな状態となシ、マイクロプ
ロセッサ１３へ供給されるデータ（ＲＤＡＴＡ７〜０）
はゲート１４を介して強制的にＮＯＰコード（ノーオペ
レーション、本発明実施例ではＯＯ）となる。マイクロ
７’セ寵ΣＸ ッサ１３は、このＮＯＰコードをクロックの立上シでサ
ンプリングすり、（図中、矢印）一方、同一クロックの
立上りにて割込み信号（ＮＭＩ ）がエラーチェック回
路１２から発生され、マイクロプロセッサ１３へ割込み
として通知される。マイクロプロセッサ１３はＮＯＰの
処理を実行後、パリティエラーによる割込み処理７ を
実行することになシ、とれによシ、イリーガルな命令の
実行を避けることができる。
のタイミングを示す・ 以下、第２図に示したタイミングチャートを参照しなが
ら本発明実施例の動作につき詳細に説明する。まず、命
令のフェッチサイクルにて、マイクロプロセッサＩ３よ
り状態信号（Ｍｌ）が発せられる。とれによル、メモリ
１１から命令データ（ＭＤＡＴＡ７〜ｏ ）とパリティ
ビット（ＭＰＡＲ）が出力される、これをエラーチェッ
ク回路１２でチェックした結果、パリティエラーのある
ことが検出されるとエラー信号（ＰＥＲＲ）が発生する
。このことによル、マイクロ７’ｏセ、す１３の状態信
号（Ｍｒ）と論理条件（否定論理積）のとられた禁止信
号（ＤＩＮＨ）がアクティブな状態となシ、マイクロプ
ロセッサ１３へ供給されるデータ（ＲＤＡＴＡ７〜０）
はゲート１４を介して強制的にＮＯＰコード（ノーオペ
レーション、本発明実施例ではＯＯ）となる。マイクロ
７’セ寵ΣＸ ッサ１３は、このＮＯＰコードをクロックの立上シでサ
ンプリングすり、（図中、矢印）一方、同一クロックの
立上りにて割込み信号（ＮＭＩ ）がエラーチェック回
路１２から発生され、マイクロプロセッサ１３へ割込み
として通知される。マイクロプロセッサ１３はＮＯＰの
処理を実行後、パリティエラーによる割込み処理７ を
実行することになシ、とれによシ、イリーガルな命令の
実行を避けることができる。
以上説明の如く本発明によれば、ノ母すティエラーが発
生したととを知っても、イリーガルな命令をマイクロプ
ロセッサが実行してしまっているためにその後のりカパ
リイ処理が確認できないといった従来技術の欠点が解消
される。例えば、・臂すティエラーの発生したアドレス
を他の手段により知り、その正常な命令コードを知るこ
とができれば、パリティエラーが発生しても再度自動的
に動作を継続できる。これはシステムの可用性の向上に
もつながる。
生したととを知っても、イリーガルな命令をマイクロプ
ロセッサが実行してしまっているためにその後のりカパ
リイ処理が確認できないといった従来技術の欠点が解消
される。例えば、・臂すティエラーの発生したアドレス
を他の手段により知り、その正常な命令コードを知るこ
とができれば、パリティエラーが発生しても再度自動的
に動作を継続できる。これはシステムの可用性の向上に
もつながる。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャートである。 １１・・・メモリ、１２・・・エラーチェック回路、１
３・・・マイクロプロセッサ、１４・・・アンドダート
、１５・・・ナンドｆ−ト、１６・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦９− 第１図 １
発明実施例の動作を示すタイミングチャートである。 １１・・・メモリ、１２・・・エラーチェック回路、１
３・・・マイクロプロセッサ、１４・・・アンドダート
、１５・・・ナンドｆ−ト、１６・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦９− 第１図 １
Claims (1)
- エラーチェックのため冗長ピットを有するメモリを持つ
データ処理装置において、上記メモリから得られる命令
データならびに冗長ビットをチェックしエラーを検出す
るエラー検出回路と、上記メモリから得られる命令デー
タを７エツチして実行し、フェッチサイク°ルであるこ
とを示す信号を出力すると共に上記エラーチェック回路
によシ発せられる工２−信号を割シ込み信号として受付
は可能なマイクロプロセッサと、通常時上記メモリから
得られる命令データを供給し、命令フェッチサイクルで
工２−が発生した場合に限、９ ＮＯＰ命令を上記マイ
クロプロセッサに供給するダートを持つことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082678A JPS58199499A (ja) | 1982-05-17 | 1982-05-17 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082678A JPS58199499A (ja) | 1982-05-17 | 1982-05-17 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199499A true JPS58199499A (ja) | 1983-11-19 |
Family
ID=13781069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082678A Pending JPS58199499A (ja) | 1982-05-17 | 1982-05-17 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404554A (en) * | 1991-05-08 | 1995-04-04 | Fujitsu Limited | Information processing system which converts specific instruction codes to non-user defined instruction codes |
-
1982
- 1982-05-17 JP JP57082678A patent/JPS58199499A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404554A (en) * | 1991-05-08 | 1995-04-04 | Fujitsu Limited | Information processing system which converts specific instruction codes to non-user defined instruction codes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1056952A (en) | Error detection and correction in data processing systems | |
| US4701915A (en) | Error recovery system in a data processor having a control storage | |
| EP0461792B1 (en) | Master/slave checking system | |
| US3533065A (en) | Data processing system execution retry control | |
| JPH07129426A (ja) | 障害処理方式 | |
| US6237116B1 (en) | Testing error correcting code feature in computers that do not have direct hardware features for causing single bit and multi-bit errors | |
| JPH0833842B2 (ja) | 論理演算装置 | |
| US3618042A (en) | Error detection and instruction reexecution device in a data-processing apparatus | |
| JPS58199499A (ja) | デ−タ処理装置 | |
| US5210758A (en) | Means and method for detecting and correcting microinstruction errors | |
| US4594710A (en) | Data processing system for preventing machine stoppage due to an error in a copy register | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPS60142747A (ja) | 命令再実行制御方式 | |
| JP2559531B2 (ja) | 二重化システムのエラーチェック回路 | |
| USRE27485E (en) | Ls ec sdr | |
| JPS6319053A (ja) | メモリ装置 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| JPS6159696A (ja) | 制御メモリ修復方式 | |
| JPS5938852A (ja) | 障害処理方式 | |
| JPS58129555A (ja) | マイクロプログラム制御装置 | |
| JPS61139836A (ja) | パイプライン計算機の命令制御方式 | |
| JPH01222357A (ja) | ソフト・エラー識別方法 | |
| JPH08166891A (ja) | フォールトトレラントコンピュータシステム | |
| JPS60258653A (ja) | 情報処理装置 | |
| JPH03105630A (ja) | エラー訂正システム |