JPH03105630A - エラー訂正システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はエラー訂正システムに関し、特にｉｆｆ　Ｎ処
理装置内のソフトウエアによる読み書き可能（ソフトウ
エアビジブル）なレジスタで発生したエラーを訂正する
システムに関する。

従来技術 一般に、情報処理装置において、同一構戊のソフトウェ
アビジブルなレジスタファイルを２個持つということは
、同時に別々のアドレスを読む必要性からしばしば行わ
れていた。その構或例としては、１個のレジスタファイ
ルでリードを２ボート持つもの、あるいはスレーブラッ
チを２個ずつ持つもの、あるいはレジスタファイルごと
同じものを２個持つもの等があった。

そして、夫々の出力についてバリティチェックを行って
いた。また、バリティチェツクの結果、エラーが検出さ
れた場合には、ハードウエアエラーの割込みが発生し、
マイクロプログラムあるいは診断装置によるエラー角ダ
析、リトライ作業が行われる。

上述した従来の情報処理装置におけるエラー処理の方法
において、エラーのあったレジスタファイルの値を修復
するためには、ソフトウエア命令を遡ってエラーの発生
しているレジスタファイルのアドレスに書込みを行った
ソフトウエア命令を再度実行しなければならない。しか
し、その後処理が数命令も進んでしまっている場合、そ
の書込み命令まで戻ることは非常に難しく、リトライ率
が低いという欠点がある。

発明の目的 本発明は上述した従来の欠点をＭ決するためになされた
ものであり、その目的はエラーを有効に修復し、リトラ
イ率を向上させることができるエラー訂正システムを提
供することである。

発明の構成 本発明によるエラー訂正システムは、互いの同一アドレ
スに同一データが格納された第１及び第２の記憶手段に
おける各データのエラーの訂正を行うエラー訂正システ
ムであって、前記記憶手段から夫々読出されるデータの
エラーを検出するエラー検出手段と、前記エラー検出手
段により、前記第１の記憶手段への読出し指令に応答し
て読出されたデータにエラーが検出されたとき前記第１
の記憶手段の読出しアドレスを前記第２の記憶手段の読
出しアドレスとするアドレス指定手段と、前記アドレス
指定手段によって指定されて読出された前記第２の記憶
手段からのデータを前記第１の記憶手段の前記読出しア
ドレスと同一アドレスに書込む手段とを有することを特
徴とする。

実施例 以下、図面を用いて本発明の実施例を説明する。

第１図は本発明によるエラー訂正システムの一実施例を
含む情報処理装置の主要部の構或を示すブロック図であ
る。

図において、本発明の一実施例によるエラー訂正システ
ムを採用した情報処理装置はレジスタファイル１及び２
と、リードアドレスレジスタ３及び４と、エラーチェッ
ク回路５及び６と、アンド回路７及び８と、リードアド
レスセレクタ９及び１０と、ライトアドレスセレクタ１
１及び１２と、ライトデータセレクタ１３及び１４とを
含んで構成されている。なお、ライトアドレスは図示せ
ぬＣＰＵから信号線１０１を介して与えられ、ライトデ
ータは信号線１０２を介して与えられるものとする。ま
た、レジスタファイル１及び２はＲＡＭによって構成さ
れた周知のメモリ回路でも良く、それに限定されない。

レジスタファイル１及び２はともに３２ビット、４バリ
ティ、１６ワードのソフトウエアビジブルな汎用レジス
タファイルである。

リードアドレスレジスタ３，４は夫々レジスタファイル
１．２のリードアドレスを保持するレジスタである。

エラーチェック回路５，６は夫々レジスタファイル１，
レジスタファイル２からの出力であるリードデータ１０
７　．　１０８のバリティチェックをする回路である。

アンドゲート７及び８、さらにリードアドレスセレクタ
９．１０は夫々レジスタファイル１．　　２へのリード
アドレスの選択回路としての機能を有するものである。

ライトアドレスセレクタ１１．１２は夫々レジスタファ
イル１，２へのライトアドレスの選択回路である。

ライトデータセレクタ１３．１４は夫々レジスタファイ
ル１．２へのライトデータの選択回路である。

かかる構戊において、通常時のライト動作はレジスタフ
ァイル１．２ともに信号線１０１で指定されるライトア
ドレスに信号線１０２のライトデータが書込まれるとい
う動作である。つまり、レジスタファイル１と２とは互
いの同一アドレスに同一データが格納されることとなる
。

また、通常時のリード動作は、レジスタファイル１につ
いてはリードアドレスレジスタ３の出力で指定されるア
ドレスからの読出し動作、レジスタファイル２について
はリードアドレスレジスタ４の出力で指定されるアドレ
スからの読出し動作である。

さらにまた、レジスタファイル１からのリードデ　タ１
０７はエラーチェック回路５に人力され、″くリティビ
ットをもとにパリティチェックが行われる。一方、レジ
スタファイル２からのリードデータ１０８はエラーチェ
ック回路６に人ノＪされ、同様にバリティチェックが行
われる。

一〕まり、通常時においては図示せぬ２つの下位装置か
らの要求に応答し、上位装置である図示せ’／ａ　Ｃ　
Ｐ　Ｕがレジスタファイル１，２に対して別々のリード
アドレスを指定し、別々のリードデータを送出するとい
う動作が行われることとなる。すなわち、保持データを
二重化することによって高速アクセス化を図っているの
である。

次に、エラー発生時の動作を説明する。今、エラーチェ
ック回路５ではエラーが検出されず、エラーチェック回
路６においてエラーが検出されたものとする。すると、
下位装置の動作抑止が行われるとともに、信号線１０３
の論理レベルが′０″信号線１０４の論理レベルが“１
“となり、アンドゲート８の出力信号線ｌ０６の論理レ
ベルが“１゜になる。これによって、レジスタファイル
１についてのリードアドレスセレクタ９及びレジスタフ
ァイル２についてのライトアドレスセレクタ１２が切換
わり、ともにリードアドレスレジスタ４の出力が選択さ
れる。

つまり、レジスタファイル２においてエラーが検出され
たアドレスがリードアドレスとしてレフスタファイル１
に指定される他に、ライトアドレスとしてレジスタフィ
ル２に指定されることになる。

すると、信号線１０７にはエラーが検出されなかったレ
ジスタフィル１から正しいデータが読出される。ここで
、レジスタファイル２についてのライトデータセレクタ
１４は、上述のように出力信号線ｌＯ６の論理レベルが
“１°になっているため、この信号線１０７を選択する
。これにより、レジスタファイル２内のエラーが検出さ
れたアドレスには正しいデータがリストアされる。

ここで、レジスタファイル２に対して読出し動作を行う
とともに、下位装置に対する動作抑止を解除することに
より、エラー訂正動作が完了となる。以上の動作を行う
ことにより、リトライ率が向上することは明白である。

また、レジスタファイル１においてエラーが険出された
場合にも信号線１０５の論理レベルが“１″になり、リ
ードアドレスセレクタ１０、ライトアドレスセレクタ１
１、ライトデータセレクタ１３が夫々切換わり、正しい
データのりストアが行われ、同様にエラー訂己動作が行
われるのである。

なお、本実施例においては記憶手段たるレジスタファイ
ルが２つである場合について説明したが、３つ以上の場
合についても同様に構成できることは明白である。

発明の効果 以上説明したように本発明は、二重化されているレジス
タファイルのうち１つのレジスタファイルにおいてエラ
ーが発生した場合、エラーが無い他のレジスタファイル
内の正しいデータを読出してそのエラーの発生したレジ
スタファイルの該当アドレスに書込むというエラー訂正
を行うことにより、リトライ率が向上するという効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例によるエラー訂正システムを含
む情報処理装置の主要部の構成を示すブロック図である
。 主要部分の符号の説明 １．２・・・・・・レジスタファイル

Claims (1)

【特許請求の範囲】
1. （１）互いの同一アドレスに同一データが格納された第
   １及び第２の記憶手段における各データのエラーの訂正
   を行うエラー訂正システムであって、前記記憶手段から
   夫々読出されるデータのエラーを検出するエラー検出手
   段と、前記エラー検出手段により、前記第１の記憶手段
   への読出し指令に応答して読出されたデータにエラーが
   検出されたとき前記第１の記憶手段の読出しアドレスを
   前記第２の記憶手段の読出しアドレスとするアドレス指
   定手段と、前記アドレス指定手段によって指定されて読
   出された前記第２の記憶手段からのデータを前記第１の
   記憶手段の前記読出しアドレスと同一アドレスに書込む
   手段とを有することを特徴とするエラー訂正システム。