JPS58199558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58199558A JPS58199558A JP57083592A JP8359282A JPS58199558A JP S58199558 A JPS58199558 A JP S58199558A JP 57083592 A JP57083592 A JP 57083592A JP 8359282 A JP8359282 A JP 8359282A JP S58199558 A JPS58199558 A JP S58199558A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- potential
- conductive layer
- clock
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体基板の基板電位を一定とするためにの
基板バイアス発生回路を有する半導体装置に関する。Ｍ
ＯＳダイナミックメモリ、又はスタティックメモリでは
、外部クロック信号を入力してメモリ内部で複数の内部
クロックを発生させ、これによってそれぞれメモリ動作
、例えばメゾコードセンスアンプ動作、Ｙデコード、出
力増幅などの諸動作を行なう。このとき回路各部は基板
との間に容量をもっているので、基板電位が浮動状態で
あればクロックに同期した形で基板電位が変２−”−ジ 動する。ダイナミック型などのクロック同期のものでは
一般的には待機時間にプリチャージ１、動作時間内に放
電するものが多い。例えばダイナミックメモリあるいは
デコーダ等がその例である。
基板バイアス発生回路を有する半導体装置に関する。Ｍ
ＯＳダイナミックメモリ、又はスタティックメモリでは
、外部クロック信号を入力してメモリ内部で複数の内部
クロックを発生させ、これによってそれぞれメモリ動作
、例えばメゾコードセンスアンプ動作、Ｙデコード、出
力増幅などの諸動作を行なう。このとき回路各部は基板
との間に容量をもっているので、基板電位が浮動状態で
あればクロックに同期した形で基板電位が変２−”−ジ 動する。ダイナミック型などのクロック同期のものでは
一般的には待機時間にプリチャージ１、動作時間内に放
電するものが多い。例えばダイナミックメモリあるいは
デコーダ等がその例である。
第１図はダイナミックメモリセル部分を示す構成図で、
同図でＭＣはメモリセル、ＤＣはダミーセル、ＢＬ、Ｂ
Ｌはビットラインでありプリチャージ時にはクロックφ
１が、また読出した時にはクロックφ２がそれぞれ入力
されて、これらで駆動されるＭＯＳスイッチ１〜５は、
これらのクロック入力でオンになる。選択したメモリセ
ルＭＣからの情報をビットラインＢＬ、ＢＬに取り出し
てセンスアンプＳＡで読取る動作を低パワーで行なうた
めに、ビットラインＢＬ、ＢＬはいずれも待機時間に電
源ｖＤＤによりＨレベルにプリチャージされる。そして
第２図ａに示すようにクロックに同期してメモリセルＭ
Ｃのうち一つが、トランスファゲート（不図示）が閉じ
てそのセルがビットラインＢＬに接続されると、ビット
ラインＢＬ側ではダミーセルＤＣがそのラインに接続さ
れ、メモリＭＣ３４−ジ の記憶内容が”１″または”０”に対応する蓄積電荷の
状態であるとビットラインＢＬは同図すのようにＬレベ
ルになる。センスＳＡはこのビットラインＢＬ、ＢＬの
電位に従って２つのトランジスタの一方がオン、他方が
オフとなり、Ｌレベル側のビットラインの電荷を更に抜
いてビットラインＢＬ、ＢＬに明確な電位差を持たせる
。これを適当な読取りアンプ（不図示）で検知し、セル
内容の読取り出力を生じさせる。こうして読取り動作が
完了したのちは次の読出しに備えて元に戻される。
同図でＭＣはメモリセル、ＤＣはダミーセル、ＢＬ、Ｂ
Ｌはビットラインでありプリチャージ時にはクロックφ
１が、また読出した時にはクロックφ２がそれぞれ入力
されて、これらで駆動されるＭＯＳスイッチ１〜５は、
これらのクロック入力でオンになる。選択したメモリセ
ルＭＣからの情報をビットラインＢＬ、ＢＬに取り出し
てセンスアンプＳＡで読取る動作を低パワーで行なうた
めに、ビットラインＢＬ、ＢＬはいずれも待機時間に電
源ｖＤＤによりＨレベルにプリチャージされる。そして
第２図ａに示すようにクロックに同期してメモリセルＭ
Ｃのうち一つが、トランスファゲート（不図示）が閉じ
てそのセルがビットラインＢＬに接続されると、ビット
ラインＢＬ側ではダミーセルＤＣがそのラインに接続さ
れ、メモリＭＣ３４−ジ の記憶内容が”１″または”０”に対応する蓄積電荷の
状態であるとビットラインＢＬは同図すのようにＬレベ
ルになる。センスＳＡはこのビットラインＢＬ、ＢＬの
電位に従って２つのトランジスタの一方がオン、他方が
オフとなり、Ｌレベル側のビットラインの電荷を更に抜
いてビットラインＢＬ、ＢＬに明確な電位差を持たせる
。これを適当な読取りアンプ（不図示）で検知し、セル
内容の読取り出力を生じさせる。こうして読取り動作が
完了したのちは次の読出しに備えて元に戻される。
つまりビットラインＢＬ、ＢＬはいずれもプリチャージ
されてＨレベルとなる。このようなビットラインのレベ
ル変化は、そのビットラインが一般に拡散層で形成され
ていて、かつ、これが基板に対し大きな接合容量を有し
ているので、基板電位を変化させる。これは各種ゲート
を構成するトランジスタのソース・ドレイン拡散層にお
ける接合容量についても同様である。しかも、ビットラ
インＢＬ、ＢＬ、センスアンプＳＡなどは１チツプ内に
多数収容されているので、発生するノイズ量は太きい０ 基板バイアスが深い方向へ変動することはさほど問題に
ならないが、プリチャージ時など浅い方向に変化する場
合には種々の弊害を生ずる。例えばＮチャンネルＭＯ８
ではＰ型基板の電位が回路内信号の低電位レベルよりも
高くなると、Ｎ型のソースおよびドレインと基板との間
のＰＮ接合が順方向にバイアスされて基板、素子間の分
離ができなくなり、回路動作が不能になる。仮にこのよ
うな状態に至らない場合でも基板バイアスがｏ■に近づ
くとスレッンユホールド電圧■ＴＥの変化量は概ね基板
バイアスの平方根ｉ−に比例するので零電位付近での■
ＴＥの変化が大きくなり動作が不安定となる。また基板
バイアスが浅くなると接合容量自体も増大するので、一
層動作は不安定になる。
されてＨレベルとなる。このようなビットラインのレベ
ル変化は、そのビットラインが一般に拡散層で形成され
ていて、かつ、これが基板に対し大きな接合容量を有し
ているので、基板電位を変化させる。これは各種ゲート
を構成するトランジスタのソース・ドレイン拡散層にお
ける接合容量についても同様である。しかも、ビットラ
インＢＬ、ＢＬ、センスアンプＳＡなどは１チツプ内に
多数収容されているので、発生するノイズ量は太きい０ 基板バイアスが深い方向へ変動することはさほど問題に
ならないが、プリチャージ時など浅い方向に変化する場
合には種々の弊害を生ずる。例えばＮチャンネルＭＯ８
ではＰ型基板の電位が回路内信号の低電位レベルよりも
高くなると、Ｎ型のソースおよびドレインと基板との間
のＰＮ接合が順方向にバイアスされて基板、素子間の分
離ができなくなり、回路動作が不能になる。仮にこのよ
うな状態に至らない場合でも基板バイアスがｏ■に近づ
くとスレッンユホールド電圧■ＴＥの変化量は概ね基板
バイアスの平方根ｉ−に比例するので零電位付近での■
ＴＥの変化が大きくなり動作が不安定となる。また基板
バイアスが浅くなると接合容量自体も増大するので、一
層動作は不安定になる。
第３図はデコーダを示すもので、デコーダＤＥＣ，。
ＤＥＣ２，・・・でも上記と同様の問題がある。例えば
、デコーダＤＥＣ１についてみると、アドレス信号へ〇
〜ＡｎでトランジスタＱ１ｏ−０１ｎが全てオフと５″
″□−ジ なれば選択された状態である。この状態になると、トラ
ンジスタＱ２ｏがオンになりワード線Ｗ１に電源φＷの
Ｈレベル電圧を与える。この時、他のデコーダＤＥＣ２
，ＤＥＣ３，−・・ではアドレス信号Ａｕ−Ａｎのいず
れか１つ以上がＨレベルであってそれに接続されたトラ
ンジスタがオンのため、各ワード線Ｗ２．Ｗ３の選択用
トランジスタ（ＤＥＣＩ内のトランジスタＱ２０に対応
するもの）はオフとなっており、ワード線Ｗ２．Ｗ３．
・・・はＬレベルである。このようなデコーダＤＥＣ１
，ＤＥＣ２，・・・ではクロックφ２を印加することに
より共通の信号線２を電源■ＤＤによｐＨレベルにプリ
チャージされる。すなわち、アドレス信号Ａ。−Ａｎで
トランジスタＱ１゜〜Ｑ１ｎのいずれか１つ以上がオシ
になればＨレベルにとどまるという動作を行なう。従っ
てこの場合にも前述したと同様に基板電位にノイズが発
生する。
、デコーダＤＥＣ１についてみると、アドレス信号へ〇
〜ＡｎでトランジスタＱ１ｏ−０１ｎが全てオフと５″
″□−ジ なれば選択された状態である。この状態になると、トラ
ンジスタＱ２ｏがオンになりワード線Ｗ１に電源φＷの
Ｈレベル電圧を与える。この時、他のデコーダＤＥＣ２
，ＤＥＣ３，−・・ではアドレス信号Ａｕ−Ａｎのいず
れか１つ以上がＨレベルであってそれに接続されたトラ
ンジスタがオンのため、各ワード線Ｗ２．Ｗ３の選択用
トランジスタ（ＤＥＣＩ内のトランジスタＱ２０に対応
するもの）はオフとなっており、ワード線Ｗ２．Ｗ３．
・・・はＬレベルである。このようなデコーダＤＥＣ１
，ＤＥＣ２，・・・ではクロックφ２を印加することに
より共通の信号線２を電源■ＤＤによｐＨレベルにプリ
チャージされる。すなわち、アドレス信号Ａ。−Ａｎで
トランジスタＱ１゜〜Ｑ１ｎのいずれか１つ以上がオシ
になればＨレベルにとどまるという動作を行なう。従っ
てこの場合にも前述したと同様に基板電位にノイズが発
生する。
このような基板電位の変化を小さくするために基板電位
ｖＢＢと零電位ｖｓｓとの間に平滑用コンデンサを接続
するが、このコンデンサは、通常、６ページ チップ上で構成する。そして、前記コンデンサの容量が
大きければ大きいほど平滑の効果が大きく々り望ましい
動作が得られる。例えば■ＢＢの変化を１０％以下にし
ようとすると１０００ＰＦ以上の平滑用コンデンサが必
要となる。しかしながら従来このように大容量のコンデ
ンサをチップ表面で構成するのは困難であり、このため
■ＢＢの変動の抑止に制限をうけていた。
゛本発明は上記欠点にかんがみなされたもので、基板電
位の変動を小さくするための平滑用コンデンサを基板お
よび側面で形成することより、大きくしようとするもの
である。
ｖＢＢと零電位ｖｓｓとの間に平滑用コンデンサを接続
するが、このコンデンサは、通常、６ページ チップ上で構成する。そして、前記コンデンサの容量が
大きければ大きいほど平滑の効果が大きく々り望ましい
動作が得られる。例えば■ＢＢの変化を１０％以下にし
ようとすると１０００ＰＦ以上の平滑用コンデンサが必
要となる。しかしながら従来このように大容量のコンデ
ンサをチップ表面で構成するのは困難であり、このため
■ＢＢの変動の抑止に制限をうけていた。
゛本発明は上記欠点にかんがみなされたもので、基板電
位の変動を小さくするための平滑用コンデンサを基板お
よび側面で形成することより、大きくしようとするもの
である。
以下、本発明の構成を図面とともに説明する。
第４図ａ、ｂ、ｃは容量形成のだめの構造要部断面図を
示すものである。同図に示すように、基板は２重の構造
を有しており、主回路および基板バイアス発生回路は内
部の第１の導電層１１内に形成される。この第１の導電
層１１の裏面および側面に第２の導電層１２を形成する
ことにより平滑用コンデンサを形成する。第４図ａでは
裏面のみ、７′ −゛ 同図すでは側面のみ、同図Ｃでは裏面と側面の両方にそ
れぞれ第２の導電層１２で大容量の平滑用コンデンサを
形成したものである。ＮチャンネルＭＯ８では第１の導
電層１１がＰ型、第２の導電層１２がＮ型である。壕だ
第１の導電層がＮ型の場合には第２の導電層はＰ型とな
る。
示すものである。同図に示すように、基板は２重の構造
を有しており、主回路および基板バイアス発生回路は内
部の第１の導電層１１内に形成される。この第１の導電
層１１の裏面および側面に第２の導電層１２を形成する
ことにより平滑用コンデンサを形成する。第４図ａでは
裏面のみ、７′ −゛ 同図すでは側面のみ、同図Ｃでは裏面と側面の両方にそ
れぞれ第２の導電層１２で大容量の平滑用コンデンサを
形成したものである。ＮチャンネルＭＯ８では第１の導
電層１１がＰ型、第２の導電層１２がＮ型である。壕だ
第１の導電層がＮ型の場合には第２の導電層はＰ型とな
る。
前記の構造において、第１の導電層１１を■ｓｓ電位、
第２の導電層１２を■ＢＢ電位とする。このようにする
と第１．第２の両溝電層間において大きな接合容量が形
成可能であり、これによってチップの裏面および側面を
すべて平滑用コンデンサの領域として活用することがで
きる。さらに本発明によれば、従来基板表面上だけでは
つくれなかった大きな容量をほとんど基板表面を占有す
ることなく、簡単につくることができる。
第２の導電層１２を■ＢＢ電位とする。このようにする
と第１．第２の両溝電層間において大きな接合容量が形
成可能であり、これによってチップの裏面および側面を
すべて平滑用コンデンサの領域として活用することがで
きる。さらに本発明によれば、従来基板表面上だけでは
つくれなかった大きな容量をほとんど基板表面を占有す
ることなく、簡単につくることができる。
以上のように、本発明によれば基板の裏面および側面に
おいて基板電位平滑用コンデンサを形成することにより
、従来基板上では得られなかった大容量のコンデンサを
つくることができ、より変動の小さい安定した基板電位
が得られる。
おいて基板電位平滑用コンデンサを形成することにより
、従来基板上では得られなかった大容量のコンデンサを
つくることができ、より変動の小さい安定した基板電位
が得られる。
第１図はセンスアンプを含むメモリセル部分を示す構成
図、第２図ａ、ｂは第１図の各部電圧波形図、第３図は
メモリの周辺回路であるデコーダを示す構成図、第４図
ａ、ｂ、ｃは本発明の実施例を示す構造要部断面図であ
る。 １１・・・・拳・第１の導電層、１２・・■・・第２の
導電層、■ＢＢ・・・・・・基板電位。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｃθｌ 窮３図 φＷ 第４図 特許庁長官殿 １事件の表示 昭和５７年特許願第 ８３５９２ 号２発明の名称 半導体装置 ３補正をする者 事件との関係 特 許 出 願 人
住 所 大阪府門真市大字門真１００６番地名 称
（５８４）松下電子工業株式会社代表者
三 山 清 −４代理人 〒５７１ 住 所 大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ５補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ６、補正の内容 （１）明細書第１頁第１４行目の「メデコ」を「Ｘデコ
」に補正します。 （２）同第２頁第２行目の「プリチャージ１」を「プリ
チャージし」に補正します。 （３）同第２頁第８行目〜第９行目の「クロックφ１が
、また読出した時にはクロックφ２」を「クロックφ２
が、また読出した時にはクロックφ１」に補正します。 （４）同頁第１８行目の「閉じて」を「開いて」に補正
します。 （５）同第５頁第１４行目の「オンになれば」を「オン
になればＬレベルになシいずれもオフならば」に補正し
ます。 （６）同第７頁第７行目〜第８行目の「ｖｓｓ電位、第
２の導電層１２を■ＢＢ」を「■ＢＢ電位、第２の導電
層１２をｖｓｓ」に補正します。 （７）図面の第１図を別紙の通シ補正します。
図、第２図ａ、ｂは第１図の各部電圧波形図、第３図は
メモリの周辺回路であるデコーダを示す構成図、第４図
ａ、ｂ、ｃは本発明の実施例を示す構造要部断面図であ
る。 １１・・・・拳・第１の導電層、１２・・■・・第２の
導電層、■ＢＢ・・・・・・基板電位。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｃθｌ 窮３図 φＷ 第４図 特許庁長官殿 １事件の表示 昭和５７年特許願第 ８３５９２ 号２発明の名称 半導体装置 ３補正をする者 事件との関係 特 許 出 願 人
住 所 大阪府門真市大字門真１００６番地名 称
（５８４）松下電子工業株式会社代表者
三 山 清 −４代理人 〒５７１ 住 所 大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ５補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ６、補正の内容 （１）明細書第１頁第１４行目の「メデコ」を「Ｘデコ
」に補正します。 （２）同第２頁第２行目の「プリチャージ１」を「プリ
チャージし」に補正します。 （３）同第２頁第８行目〜第９行目の「クロックφ１が
、また読出した時にはクロックφ２」を「クロックφ２
が、また読出した時にはクロックφ１」に補正します。 （４）同頁第１８行目の「閉じて」を「開いて」に補正
します。 （５）同第５頁第１４行目の「オンになれば」を「オン
になればＬレベルになシいずれもオフならば」に補正し
ます。 （６）同第７頁第７行目〜第８行目の「ｖｓｓ電位、第
２の導電層１２を■ＢＢ」を「■ＢＢ電位、第２の導電
層１２をｖｓｓ」に補正します。 （７）図面の第１図を別紙の通シ補正します。
Claims (1)
- 半導体基板内に形成され、クロックに同期して動作する
主回路と、容量素子を含む基板バイアス発生回路とを備
え、前記容量素子は前記半導体基板の裏面あるいは側面
に形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083592A JPS58199558A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083592A JPS58199558A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199558A true JPS58199558A (ja) | 1983-11-19 |
Family
ID=13806756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083592A Pending JPS58199558A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199558A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575254A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-05-17 JP JP57083592A patent/JPS58199558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575254A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Semiconductor device |
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