JPS58200319A - 符号発生回路 - Google Patents
符号発生回路Info
- Publication number
- JPS58200319A JPS58200319A JP57082326A JP8232682A JPS58200319A JP S58200319 A JPS58200319 A JP S58200319A JP 57082326 A JP57082326 A JP 57082326A JP 8232682 A JP8232682 A JP 8232682A JP S58200319 A JPS58200319 A JP S58200319A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- code
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
特に、メモリ周辺回路を著しく簡易化できる符号発生回
路に関するものである。
路に関するものである。
メモリを用いた符号発生回路は，メモリの各記憶アドレ
スに予め発生させたい符号を記憶させておき，順次記憶
アドレスを走査して符号を読出し符号系列を発生するも
のである。。
スに予め発生させたい符号を記憶させておき，順次記憶
アドレスを走査して符号を読出し符号系列を発生するも
のである。。
従来，メモリの記憶アドレスを走査するにはアドレス計
数回路を備えてその計数値をメモリのアドレス入力に与
え，クロックパルスによりアドレス計数回路を駆動して
その計数値を増やしたシあるいは減らしたシすることに
よって行う方法が用いられている。最近のＬＳＩ技術の
進歩，特にメモＩＪ Ｉ Ｃの進歩は目覚しく、小形で
大容量の汎用メモリＩＣが容易に利用できる様になった
。しかし。
数回路を備えてその計数値をメモリのアドレス入力に与
え，クロックパルスによりアドレス計数回路を駆動して
その計数値を増やしたシあるいは減らしたシすることに
よって行う方法が用いられている。最近のＬＳＩ技術の
進歩，特にメモＩＪ Ｉ Ｃの進歩は目覚しく、小形で
大容量の汎用メモリＩＣが容易に利用できる様になった
。しかし。
アドレス計数回路等のメモリ周辺回路の汎用ＬＳＩ化は
、汎用メモリＩＣはどは進展していない。従って、メモ
リの容量が大容量になればなるほど。
、汎用メモリＩＣはどは進展していない。従って、メモ
リの容量が大容量になればなるほど。
その周辺回路には多数の小規模Ｉ Ｃ（ＳＳＩ ）ある
いは中規模Ｉ Ｃ（ＭＳＩ ）を使用する必要があシ。
いは中規模Ｉ Ｃ（ＭＳＩ ）を使用する必要があシ。
回路全体示ら見て、汎用メモＩＪ Ｉ Ｃの進歩を充分
活かしきれないという欠点がある。
活かしきれないという欠点がある。
本発明の目的は、メモリ周辺回路を著しく簡易化し、技
術進歩の著しい汎□用メモＩＪＩ−Ｃを充分に活用した
安価かつ小形で応用範囲の広い符号発生回路を提供する
ことにある。
術進歩の著しい汎□用メモＩＪＩ−Ｃを充分に活用した
安価かつ小形で応用範囲の広い符号発生回路を提供する
ことにある。
本発明は、記憶アドレスａ１（０≦ｉ≦２Ｎ−１）ＫＭ
ビット符号Ｃ，を記憶する２ＮＸＭビット（但し。
ビット符号Ｃ，を記憶する２ＮＸＭビット（但し。
Ｍ≧Ｎ）のメモリと、該メモリから読出したＭビット符
号を外部から供給されるクロックｉ９ルスで１ ラッチするだめのラッチ回路と、該ラッチ回路の出力の
Ｍビット符号Ｃ，のＭ個の要素からＮ個の要素をとシ出
して部分符号ｂｉをつ＜シ、この部分符号を前記メモリ
のアドレス入力としてフィードバックする手段とを備え
１Ｍビット符号Ｃ３のＮビット部分符号す、が次に発生
するＭビット符号Ｃｉ＋１を記憶すべきアドレスａ、＋
１を指定せしめる関係。
号を外部から供給されるクロックｉ９ルスで１ ラッチするだめのラッチ回路と、該ラッチ回路の出力の
Ｍビット符号Ｃ，のＭ個の要素からＮ個の要素をとシ出
して部分符号ｂｉをつ＜シ、この部分符号を前記メモリ
のアドレス入力としてフィードバックする手段とを備え
１Ｍビット符号Ｃ３のＮビット部分符号す、が次に発生
するＭビット符号Ｃｉ＋１を記憶すべきアドレスａ、＋
１を指定せしめる関係。
すなわち。
ｂ１＝８１＋１（０≦ｉ≦Ｐ−２）
ｂ１＝ａｏ （Ｐ−１≦ｉ≦２Ｎ−１）を満足する様に
２Ｍビット符号ｃ１を前記メモリの記憶アドレスａ、に
記憶させておき、前記クロックｉ９ルスが生起する毎に
順次Ｍビット符号Ｃ，が前記メモリから読出される様に
することによシ、前記ラッチ回路の出力にｒ２Ｎ以下の
周期Ｐをもちその周期内では同一の符号が出現すること
のないＭビット符号系列（ｅ、）（０≦ｉ≦Ｐ−１）を
９発生せしめることを特徴とする符号発生回路である。
２Ｍビット符号ｃ１を前記メモリの記憶アドレスａ、に
記憶させておき、前記クロックｉ９ルスが生起する毎に
順次Ｍビット符号Ｃ，が前記メモリから読出される様に
することによシ、前記ラッチ回路の出力にｒ２Ｎ以下の
周期Ｐをもちその周期内では同一の符号が出現すること
のないＭビット符号系列（ｅ、）（０≦ｉ≦Ｐ−１）を
９発生せしめることを特徴とする符号発生回路である。
次に２本発明の実施例を図面を参照して説明する。本発
明の一実施例を示した第１図において。
明の一実施例を示した第１図において。
１は２ＮｘＭビット１′のメモリ、２はラッチ回路、３
はＭビットのメモリ出力、４はラッチ出力すなわちＭビ
ット符号、５はＮビットのメモリアドレス入力、６はク
ロックパルスである。メモリ１は２Ｎ個の記憶アドレス
（ａ、）（０≦ｉ≦２Ｎ−１）をもち。
はＭビットのメモリ出力、４はラッチ出力すなわちＭビ
ット符号、５はＮビットのメモリアドレス入力、６はク
ロックパルスである。メモリ１は２Ｎ個の記憶アドレス
（ａ、）（０≦ｉ≦２Ｎ−１）をもち。
記憶アドレスａｉにＭビット符号ｃｉを記憶させる。
メモリ出力３はクロックパルスが生起する毎にラッチ回
路２にラッチされる。ラッチ出力のＭビットからＮビッ
トをとシ出してメモリ１のアドレス入力としてフィード
バックする。このアドレス入力に対応してメモリ出力が
読出され次のクロックパルスによシラッチ回路２にラッ
チされる。クロックパルスが生起する毎に以上の過程が
繰シ返され順次Ｍビット符号が発生する。ラッチ回路出
力は１クロツク前にメモリ１から読出されたメモリ出力
に対応していることに注意されたい。
路２にラッチされる。ラッチ出力のＭビットからＮビッ
トをとシ出してメモリ１のアドレス入力としてフィード
バックする。このアドレス入力に対応してメモリ出力が
読出され次のクロックパルスによシラッチ回路２にラッ
チされる。クロックパルスが生起する毎に以上の過程が
繰シ返され順次Ｍビット符号が発生する。ラッチ回路出
力は１クロツク前にメモリ１から読出されたメモリ出力
に対応していることに注意されたい。
Ｍ°ビット符号Ｃ４のＭビットの要素からアドレス入力
としてフィードバックされるＮビットの要素をとシ出し
てつくったＮビット部分符号ｂｉが次に発生するＭビッ
ト符号、ｃｉ＋１を記憶すミきアドレスａ、＋１を指定
す、る関係、すなわち す、＝ａ１＋１（０≦ｉ≦Ｐ−２） Ｊ−ａｏ 、（Ｐ−１≦ｉ≦２Ｎ−１）（５） を満足する様に・Ｍビット符号Ｃｉを記憶アドレスａｉ
に記憶させておくことによシ、ラッチ回路２の出力に、
２Ｎ以下の周期Ｐをもちその周期内では同一の符号が出
現しないＭビット符号系列（Ｃ４）を発生させることが
できる。例えば、１５ビツトの周期をもつ４ビット擬似
ランダム符号系列を発生させるには第２図の様にすれば
良い。
としてフィードバックされるＮビットの要素をとシ出し
てつくったＮビット部分符号ｂｉが次に発生するＭビッ
ト符号、ｃｉ＋１を記憶すミきアドレスａ、＋１を指定
す、る関係、すなわち す、＝ａ１＋１（０≦ｉ≦Ｐ−２） Ｊ−ａｏ 、（Ｐ−１≦ｉ≦２Ｎ−１）（５） を満足する様に・Ｍビット符号Ｃｉを記憶アドレスａｉ
に記憶させておくことによシ、ラッチ回路２の出力に、
２Ｎ以下の周期Ｐをもちその周期内では同一の符号が出
現しないＭビット符号系列（Ｃ４）を発生させることが
できる。例えば、１５ビツトの周期をもつ４ビット擬似
ランダム符号系列を発生させるには第２図の様にすれば
良い。
、Ｎビット符号列（ｂｉ）を次式の様に選ぶとＰ通計数
回路として動作する。
回路として動作する。
アップカウント：
ｂ１＝ｉ＋１（Ｏ≦ｉ≦Ｐ−２）
ｂ、＝０ （Ｐ−１≦ｉ≦２Ｎ−１）ダウンカウン
ト： ｂ、＝ｉ−１（１≦ｉ≦Ｐ） Ｊ ＝Ｐ （ｉ ＝Ｏ、Ｐ＋１≦ｉ≦２Ｎ−１）Ｍ
＝Ｎ＝４ 、Ｐ＝１６とすると＋ ｅ ｒ−ｂ ｉとａ
ｉとの関係を第３図の様にすればよい。
ト： ｂ、＝ｉ−１（１≦ｉ≦Ｐ） Ｊ ＝Ｐ （ｉ ＝Ｏ、Ｐ＋１≦ｉ≦２Ｎ−１）Ｍ
＝Ｎ＝４ 、Ｐ＝１６とすると＋ ｅ ｒ−ｂ ｉとａ
ｉとの関係を第３図の様にすればよい。
以上述べた様に１本発明によれば、２ＮＸＭビットメモ
リを用いて２Ｎ−１以下の任意の周期をもち。
リを用いて２Ｎ−１以下の任意の周期をもち。
周期内には同一の符号の出現しない任意のＭピッ（６）
ト符号系列を発生させることができる。さらに。
アドレス計数回路を必要としないのでメモリ周辺回路が
著しく簡易化され、技術進歩の著しい汎用メモリＩＣを
充分に活用して小形で安価にすることができるなどの効
果を発揮するものである。更に計数回路としても動作さ
せるととができるので。
著しく簡易化され、技術進歩の著しい汎用メモリＩＣを
充分に活用して小形で安価にすることができるなどの効
果を発揮するものである。更に計数回路としても動作さ
せるととができるので。
他のメモリ回路のアドレス計数回路として使用すること
ができ、汎用メモリＩＣを使用する全てのメモリ回路に
於いても符号発生回路に於いて示された本発明の効果と
同様の効果をもたらすことが期待できるという波及効果
を有するものである。
ができ、汎用メモリＩＣを使用する全てのメモリ回路に
於いても符号発生回路に於いて示された本発明の効果と
同様の効果をもたらすことが期待できるという波及効果
を有するものである。
第１図は本発明の一実施例による符号発生回路の回路図
である。第２図及び第３図はそれぞれ第１図の符号発生
回路のアドレスａｉと４ビット符号ｅ ］ ＝ｂ Ｉと
の関係を具体的に示した図である。 １・・・２ＮｘＭビットのメモリ、、２・・・ラッチ回
路。 ３・・・メモリ出力（Ｍビット）、“′４・・・符号出
力（Ｍビット）、５・・・アドレス入力（Ｎビット）。 代理人（７１η）弁理士後藤洋介 （７）
である。第２図及び第３図はそれぞれ第１図の符号発生
回路のアドレスａｉと４ビット符号ｅ ］ ＝ｂ Ｉと
の関係を具体的に示した図である。 １・・・２ＮｘＭビットのメモリ、、２・・・ラッチ回
路。 ３・・・メモリ出力（Ｍビット）、“′４・・・符号出
力（Ｍビット）、５・・・アドレス入力（Ｎビット）。 代理人（７１η）弁理士後藤洋介 （７）
Claims (1)
- 【特許請求の範囲】 １、記憶アドレスａ、（０′≦ｉ≦２Ｎ−１）にＭビッ
ト符号Ｃ・を記憶する２ＮＸＭビット（但し。 Ｍ≧Ｎ）のメモリと、該メモリから読出したＭビット符
号を外部から供給されるクロックパルスでラッチするた
めのラッチ回路と、該ラッチ回路の出力のＭピット符号
Ｃ３のＭ個の要素からＮ個の要素をとシ出して部分符号
すをつ＜シ、この部分符号を前記メモリのアドレス入力
と□してフィードバックする手段とを備え１Ｍビット符
号ｃｉのＮビット部分符号す、が次に発生するＭビット
符号Ｃｉ＋。 を記憶すべきアドレスａ、＋１を指定せしめる関係。 すなわち。 Ｊ ” ａＨ＋１ （０≦ｉ≦Ｐ−２）Ｊ””ａｏ （
ｐ １≦ｉ≦２Ｎ−１）を満足する様に２Ｍビット符
号Ｃ・を前記メモリの記憶アドレスａ、に記憶させてお
き、前記クロックパルスが生起する毎に順次Ｍビット符
号。、が前記メモリから読出される様にすることによシ
、前記ラッチ回路の出力に ２Ｎ以下の周期Ｐをもちそ
の周期内では同一の符号が出現することのないＭビット
符号系列（ｅ、）（０≦ｉ≦Ｐ−１）を９発生せしめる
ことを特徴と等る符号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082326A JPS58200319A (ja) | 1982-05-18 | 1982-05-18 | 符号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082326A JPS58200319A (ja) | 1982-05-18 | 1982-05-18 | 符号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200319A true JPS58200319A (ja) | 1983-11-21 |
Family
ID=13771427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082326A Pending JPS58200319A (ja) | 1982-05-18 | 1982-05-18 | 符号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155522A (ja) * | 1990-10-19 | 1992-05-28 | Nec Corp | ファースト・イン・ランダム・アウト回路 |
-
1982
- 1982-05-18 JP JP57082326A patent/JPS58200319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155522A (ja) * | 1990-10-19 | 1992-05-28 | Nec Corp | ファースト・イン・ランダム・アウト回路 |
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