JPH04155522A - ファースト・イン・ランダム・アウト回路 - Google Patents
ファースト・イン・ランダム・アウト回路Info
- Publication number
- JPH04155522A JPH04155522A JP2282233A JP28223390A JPH04155522A JP H04155522 A JPH04155522 A JP H04155522A JP 2282233 A JP2282233 A JP 2282233A JP 28223390 A JP28223390 A JP 28223390A JP H04155522 A JPH04155522 A JP H04155522A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- address signal
- random
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファースト・イン・ランダム・アウト（以下Ｆ
ＩＲＯ回路という）に関し、特にシーケンシャルに入力
された並列信号をランダムに出力する乱数発生器、リイ
ンターリーブ生成器、簡易暗号／復号器等のディジタル
信号処理に使用されるＦＩＲ○回路に関する。
ＩＲＯ回路という）に関し、特にシーケンシャルに入力
された並列信号をランダムに出力する乱数発生器、リイ
ンターリーブ生成器、簡易暗号／復号器等のディジタル
信号処理に使用されるＦＩＲ○回路に関する。
従来、この種のディジタル信号処理用のＦＩＲＯ回路は
、入力される並列信号を入力信号と同じシーケンスで並
列出力信号を出力する回路構成により存在していない、
したがって、前述の乱数発生器、簡易暗号／復号器等に
ついては別に設けられる特別なアルゴリズムの回路構成
により制御されるものがある。また、リインターリーブ
生成器については、ソフトウェアでメモリ上のデータを
並び換える作業を施した後に出力する方法を用いていた
。
、入力される並列信号を入力信号と同じシーケンスで並
列出力信号を出力する回路構成により存在していない、
したがって、前述の乱数発生器、簡易暗号／復号器等に
ついては別に設けられる特別なアルゴリズムの回路構成
により制御されるものがある。また、リインターリーブ
生成器については、ソフトウェアでメモリ上のデータを
並び換える作業を施した後に出力する方法を用いていた
。
上述したように、従来、ＦＩＲＯ回路が存在していない
ので、乱数発生器や、簡易暗号／復号器としては、特別
なアルゴリズムの回路を生成するために複雑な回路構成
になる欠点がある。また、リインターリーブ生成器は、
ソフトウェアでメモリの操作を行うので、信号処理に時
間を有する等の欠点がある。
ので、乱数発生器や、簡易暗号／復号器としては、特別
なアルゴリズムの回路を生成するために複雑な回路構成
になる欠点がある。また、リインターリーブ生成器は、
ソフトウェアでメモリの操作を行うので、信号処理に時
間を有する等の欠点がある。
本発明のファースト・イン・ランダム・アウト回路は、
複数の並列入力信号を一時蓄積するメモリと、所定のク
ロック信号とロード信号とで前記メモリに蓄積するタイ
ミングのカウント信号を出力するカウンタ回路と、前記
カウンタ信号をもとに外部から入力される読み出しアド
レス信号と選択信号とにより選択されたアドレス信号を
出力する信号選択回路とを有し、前記信号選択回路から
出力される選択された読み出しアドレス信号と同じタイ
ミングで読み出し可能信号とを前記メモリに入力し、前
記読み出しアドレス信号に対応した任意の出力信号を出
力する。
複数の並列入力信号を一時蓄積するメモリと、所定のク
ロック信号とロード信号とで前記メモリに蓄積するタイ
ミングのカウント信号を出力するカウンタ回路と、前記
カウンタ信号をもとに外部から入力される読み出しアド
レス信号と選択信号とにより選択されたアドレス信号を
出力する信号選択回路とを有し、前記信号選択回路から
出力される選択された読み出しアドレス信号と同じタイ
ミングで読み出し可能信号とを前記メモリに入力し、前
記読み出しアドレス信号に対応した任意の出力信号を出
力する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成図である。第１図
の実施例は、カウンタ回路１、信号選択回路２、メモリ
３から構成される。まず、メモリ３には、連続した入力
信号であるデータＳ６が書き込み可能な間許可される書
き込み制御信号Ｓ７と、次に述べるアドレス信号Ｓ５と
が同一のタイミングで入力されデータＳ６の書き込みを
行う。ここでアドレス信号Ｓ５を生成する方法は、カウ
ンタ回路１へ初期ロードを指示するロード信号Ｓ１が入
力される。次にカウンタ回路１はクロックＳ２により初
期値がらカウントアツプ（あるいはダウン）され、カウ
ント信号ｓ３として出方される。信号選択回路２は、カ
ウント信号ｓ３を入力し、一方外部がら入力されるセレ
クト信号Ｓ９をタロツク同期した指示信号であるアドレ
ス信号Ｓ５を出力する。メモリ３はこのアドレス信号Ｓ
５を入力し、ファースト・インの手順を終了する。
の実施例は、カウンタ回路１、信号選択回路２、メモリ
３から構成される。まず、メモリ３には、連続した入力
信号であるデータＳ６が書き込み可能な間許可される書
き込み制御信号Ｓ７と、次に述べるアドレス信号Ｓ５と
が同一のタイミングで入力されデータＳ６の書き込みを
行う。ここでアドレス信号Ｓ５を生成する方法は、カウ
ンタ回路１へ初期ロードを指示するロード信号Ｓ１が入
力される。次にカウンタ回路１はクロックＳ２により初
期値がらカウントアツプ（あるいはダウン）され、カウ
ント信号ｓ３として出方される。信号選択回路２は、カ
ウント信号ｓ３を入力し、一方外部がら入力されるセレ
クト信号Ｓ９をタロツク同期した指示信号であるアドレ
ス信号Ｓ５を出力する。メモリ３はこのアドレス信号Ｓ
５を入力し、ファースト・インの手順を終了する。
次にこの書き込み信号を読み出すランダム・アウトの手
順を説明する。ランダム・アウトの手順は、アドレス信
号Ｓ５にしたがって、メモリ３に入力される読み出し信
号ｓ８の許可されている間だけ出力データＳ６として出
方されるが、ここで、アドレス信号Ｓ５がシーケンシャ
ルにカウントされないでランダムに出力される。したが
って入力信号の手順とは違っな出力値が得られる。すな
わち、信号選択回路２のアドレス信号ｓ５は、外部から
任意に設定される読み出しアドレス信号Ｓ４とセレクト
信号ｓ９とによって選択される。
順を説明する。ランダム・アウトの手順は、アドレス信
号Ｓ５にしたがって、メモリ３に入力される読み出し信
号ｓ８の許可されている間だけ出力データＳ６として出
方されるが、ここで、アドレス信号Ｓ５がシーケンシャ
ルにカウントされないでランダムに出力される。したが
って入力信号の手順とは違っな出力値が得られる。すな
わち、信号選択回路２のアドレス信号ｓ５は、外部から
任意に設定される読み出しアドレス信号Ｓ４とセレクト
信号ｓ９とによって選択される。
このような手順により、ＦＩＲＯ回路の動作が行われ、
ランダムな出力信号を取り出すことができる。
ランダムな出力信号を取り出すことができる。
以上説明したように本発明は、外部がら制御できる書き
込み読み出し兼用の信号選択回路を設けて、シーケンシ
ャルに入力し書き込まれた信号をランダムな出力信号と
して取り出すことができる。
込み読み出し兼用の信号選択回路を設けて、シーケンシ
ャルに入力し書き込まれた信号をランダムな出力信号と
して取り出すことができる。
したがって、簡単で高速なディジタル信号処理を行うＦ
ＩＲ○回路を提供出来る。このＦＩＲＯ回路を一体化し
た乱散発生器、インターリーブ生成器、簡易暗号／復号
器を提供できるので過大なる効果がある。
ＩＲ○回路を提供出来る。このＦＩＲＯ回路を一体化し
た乱散発生器、インターリーブ生成器、簡易暗号／復号
器を提供できるので過大なる効果がある。
第１図は本発明の一実施例の回路構成図である。
１・・・カウンタ回路、２・・・信号選択回路、３・・
・メモリ、Ｓｌ・・・ロード信号、ｓ２・・・クロック
、ｓ３・・・カウント信号、Ｓ４・・・読み出しアドレ
ス信号、Ｓ５・・・アドレス信号、ｓ６・・・データ、
ｓ７・・・書き込み信号、Ｓ８・・・読み出し信号、Ｓ
９・・・セレクト信号。
・メモリ、Ｓｌ・・・ロード信号、ｓ２・・・クロック
、ｓ３・・・カウント信号、Ｓ４・・・読み出しアドレ
ス信号、Ｓ５・・・アドレス信号、ｓ６・・・データ、
ｓ７・・・書き込み信号、Ｓ８・・・読み出し信号、Ｓ
９・・・セレクト信号。
Claims (1)
- 【特許請求の範囲】 １、複数の並列入力信号を一時蓄積するメモリと、所定
のクロック信号とロード信号とで前記メモリに蓄積する
タイミングのカウント信号を出力するカウンタ回路と、
前記カウンタ信号をもとに外部から入力される読み出し
アドレス信号と選択信号とにより選択されたアドレス信
号を出力する信号選択回路とを有し、前記信号選択回路
から出力される選択された読み出しアドレス信号と同じ
タイミングで読み出し可能信号とを前記メモリに入力し
、前記読み出しアドレス信号に対応した任意の出力信号
を出力することを特徴とするファースト・イン・ランダ
ム・アウト回路。 ２、前記メモリが書き込み可能信号とデータ信号とを入
力した場合には、データを順次書き込む動作を行い、こ
の書き込み動作の後に前記信号選択回路から選択された
アドレス信号と読み出し可能信号とを入力した場合には
、対応する任意の読み出しデータを出力することを特徴
とする請求項１記載のファースト・イン・ランダム・ア
ウト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282233A JPH04155522A (ja) | 1990-10-19 | 1990-10-19 | ファースト・イン・ランダム・アウト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282233A JPH04155522A (ja) | 1990-10-19 | 1990-10-19 | ファースト・イン・ランダム・アウト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155522A true JPH04155522A (ja) | 1992-05-28 |
Family
ID=17649791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282233A Pending JPH04155522A (ja) | 1990-10-19 | 1990-10-19 | ファースト・イン・ランダム・アウト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008069169A (ja) * | 2001-10-22 | 2008-03-27 | Pfizer Prod Inc | オピオイド受容体アンタゴニストとしての３−アザビシクロ（３．１．０）ヘキサン誘導体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816345A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Denshi Ltd | 正規乱数発生器 |
| JPS58200319A (ja) * | 1982-05-18 | 1983-11-21 | Nec Corp | 符号発生回路 |
-
1990
- 1990-10-19 JP JP2282233A patent/JPH04155522A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816345A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Denshi Ltd | 正規乱数発生器 |
| JPS58200319A (ja) * | 1982-05-18 | 1983-11-21 | Nec Corp | 符号発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008069169A (ja) * | 2001-10-22 | 2008-03-27 | Pfizer Prod Inc | オピオイド受容体アンタゴニストとしての３−アザビシクロ（３．１．０）ヘキサン誘導体 |
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