JPS58200541A - エツチング方法 - Google Patents
エツチング方法Info
- Publication number
- JPS58200541A JPS58200541A JP57083013A JP8301382A JPS58200541A JP S58200541 A JPS58200541 A JP S58200541A JP 57083013 A JP57083013 A JP 57083013A JP 8301382 A JP8301382 A JP 8301382A JP S58200541 A JPS58200541 A JP S58200541A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- groove
- film
- psg
- mask pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はエツチング方法に関し、詳しくはマスクパター
ンの輪郭に一定幅の微細な溝を形成するエツチング方法
に関する。
ンの輪郭に一定幅の微細な溝を形成するエツチング方法
に関する。
半導体集積回路の高集積化に伴い、素子パターンの縮小
が要望されている。ＭＯＳキャパシタを例にとると、半
導体基板上に形成した平面構造のキャノ（シタでは面積
縮小によって容量が減少するため、第１図に示すような
溝部の側壁４を利用して容量を増大できる立体構造のキ
ャパシタが提案されている（特開昭５１−１３０１７８
）。従来、このような立体構造のキャパシタを形成す
る際には、溝部は通常のホトエツチングによって形成し
ていた。しかしながら、通常のホトエツチングでは溝幅
を１μｍ以下の微細寸法にすることは困難で、あるため
、溝を高密度に形成できず、また、溝幅が電極３の膜厚
よりもはるかに大きいため、電極３を形成した後も溝が
完全に埋め込まれず、凹部５の段差による後工程への悪
影響が問題となっていた。
が要望されている。ＭＯＳキャパシタを例にとると、半
導体基板上に形成した平面構造のキャノ（シタでは面積
縮小によって容量が減少するため、第１図に示すような
溝部の側壁４を利用して容量を増大できる立体構造のキ
ャパシタが提案されている（特開昭５１−１３０１７８
）。従来、このような立体構造のキャパシタを形成す
る際には、溝部は通常のホトエツチングによって形成し
ていた。しかしながら、通常のホトエツチングでは溝幅
を１μｍ以下の微細寸法にすることは困難で、あるため
、溝を高密度に形成できず、また、溝幅が電極３の膜厚
よりもはるかに大きいため、電極３を形成した後も溝が
完全に埋め込まれず、凹部５の段差による後工程への悪
影響が問題となっていた。
本発明の目的は従来のホトエツチングよりもはるかに高
精度で１／ｊｍ以下に及ぶ微細で一定幅の溝を半導体基
板に形成するエツチング方法を提供することにある。
精度で１／ｊｍ以下に及ぶ微細で一定幅の溝を半導体基
板に形成するエツチング方法を提供することにある。
本発明は数ｎｍ〜数十ｎｍ程度の加工精度で制御可能な
半導体各種材料のエツチングを利用してパターン寸法を
決めることができるように、エツチングマスク構造およ
びエツチング手順を考案したものである。
半導体各種材料のエツチングを利用してパターン寸法を
決めることができるように、エツチングマスク構造およ
びエツチング手順を考案したものである。
以下、実施例により本発明の詳細な説明する。
実施例１
第２図は本発明の一実施例を示す工程−である。
まず、第２図（１）に示すように、シリコン基板１上に
、ホトエツチングにより８ｉｓＮｉ １１ 、ＰＳＧ
（リンガラス）１２，５ｉａＮ４１３の３層膜のマスク
パターンを形成する。この際のエツチング方法としては
ＣＦ ４とＨ２の混合ガスやＣＨＦ ｓガスなどのフレ
オンガスを用いた反応性ス・（ツタエツチングが適し、
ホトレジスト寸法通りに３層膜マスクを形成できる。
、ホトエツチングにより８ｉｓＮｉ １１ 、ＰＳＧ
（リンガラス）１２，５ｉａＮ４１３の３層膜のマスク
パターンを形成する。この際のエツチング方法としては
ＣＦ ４とＨ２の混合ガスやＣＨＦ ｓガスなどのフレ
オンガスを用いた反応性ス・（ツタエツチングが適し、
ホトレジスト寸法通りに３層膜マスクを形成できる。
次に、７ツ酸を水で希釈したエッチ液を用い、３層膜の
中間層であるＰＳＧ膜１２を選択的にサイドエツチング
し、所望め溝幅分だけＰＳＧが除去された領域１４を形
成する。ＰＥＧ膜１２としてリン濃度１モル％、エッチ
液として１０倍の水でのフッ酸希釈液を用いると、エツ
チング速度は５０ｎｍ／ｍであり、数十ｎｍの精度で容
易にサイドエツチング量を制御できる。エツチング速度
はリン濃度の増加に対し指数関数的に増し、フッ酸の希
釈度に比例して減少するため、所望の溝、温と溝幅精度
に適したエツチング条件を選ぶことができる。ＰＳＧ膜
１２のサイドエツチング後、シリコン基板１を熱酸化し
て第２図（２）に示すようにマスクパターン以外の領域
を被覆する８ｉ０ｚ１５を形成する。なお、この熱酸化
の際にシリコン基板１に結晶欠陥をひき起こすことがな
いよう、酸化条件として約１１００Ｃの高温の酸化を用
いるかもしくは熱酸化のマスクである８ｊｓＮ４１１の
下に薄い５ｉＣｈ膜（ＰａｄＳｉＯ＊）を予め形成して
おくことが好ましい。
中間層であるＰＳＧ膜１２を選択的にサイドエツチング
し、所望め溝幅分だけＰＳＧが除去された領域１４を形
成する。ＰＥＧ膜１２としてリン濃度１モル％、エッチ
液として１０倍の水でのフッ酸希釈液を用いると、エツ
チング速度は５０ｎｍ／ｍであり、数十ｎｍの精度で容
易にサイドエツチング量を制御できる。エツチング速度
はリン濃度の増加に対し指数関数的に増し、フッ酸の希
釈度に比例して減少するため、所望の溝、温と溝幅精度
に適したエツチング条件を選ぶことができる。ＰＳＧ膜
１２のサイドエツチング後、シリコン基板１を熱酸化し
て第２図（２）に示すようにマスクパターン以外の領域
を被覆する８ｉ０ｚ１５を形成する。なお、この熱酸化
の際にシリコン基板１に結晶欠陥をひき起こすことがな
いよう、酸化条件として約１１００Ｃの高温の酸化を用
いるかもしくは熱酸化のマスクである８ｊｓＮ４１１の
下に薄い５ｉＣｈ膜（ＰａｄＳｉＯ＊）を予め形成して
おくことが好ましい。
リン酸を用いて上層の５ｉ３Ｎ４１３および下層の５ｉ
３Ｎ４１１の露出部をエッチすると、第２図（３）に示
すように、もとの３層マスクの端部のシリコン基板表面
１６を露出させることができる。上記のｐａｄ８ｉ０ｘ
を形成した場合にはＳｉ３Ｎ４エツチ後昼くスパッタエ
ツチングすることによシ同様にシリコン基板表面１６を
露出させる。
３Ｎ４１１の露出部をエッチすると、第２図（３）に示
すように、もとの３層マスクの端部のシリコン基板表面
１６を露出させることができる。上記のｐａｄ８ｉ０ｘ
を形成した場合にはＳｉ３Ｎ４エツチ後昼くスパッタエ
ツチングすることによシ同様にシリコン基板表面１６を
露出させる。
以上のようにして露出されたシリコン基板表面１６に、
ＰＳＧＩ ２，５ｉＯｚ １５をエツチングマスクとし
て、ＣＣｌ２と０３の混合ガスを用いた反応性スパッタ
エツチングを施すと、エツチングマスクと約３０倍の高
い選択比でかつアンダーカットなくエツチングでき、第
２図（４）に示すように微細な溝１７を形成できる。エ
ツチング法としては５ｆＯｔやＰＳＧに対し高い選択比
で８ｉを異方的にエツチングできるものであればよく、
上記以外にＳＦ６とＨ２の混合ガスを用いたマイクロ波
プラズマエツチングなどが適する。
ＰＳＧＩ ２，５ｉＯｚ １５をエツチングマスクとし
て、ＣＣｌ２と０３の混合ガスを用いた反応性スパッタ
エツチングを施すと、エツチングマスクと約３０倍の高
い選択比でかつアンダーカットなくエツチングでき、第
２図（４）に示すように微細な溝１７を形成できる。エ
ツチング法としては５ｆＯｔやＰＳＧに対し高い選択比
で８ｉを異方的にエツチングできるものであればよく、
上記以外にＳＦ６とＨ２の混合ガスを用いたマイクロ波
プラズマエツチングなどが適する。
上記エツチング方法によって形成した溝１７の幅は、数
ｎｍの誤差で制御可能なＰＳＧＩ２のサイドエツチング
量で決めているため、その他の加工誤差として熱酸化嘆
１５のバーズ・ピーク（Ｂｉｒｄ ｓ Ｂｅａｋ ）の
制御性等を考慮しても、溝深さ２〜３μｍの場合には数
十ｎｍの精度で、浅い溝の場合にはさらに高精度で制御
可能である。
ｎｍの誤差で制御可能なＰＳＧＩ２のサイドエツチング
量で決めているため、その他の加工誤差として熱酸化嘆
１５のバーズ・ピーク（Ｂｉｒｄ ｓ Ｂｅａｋ ）の
制御性等を考慮しても、溝深さ２〜３μｍの場合には数
十ｎｍの精度で、浅い溝の場合にはさらに高精度で制御
可能である。
第２図（５〕はこのようにして形成した微細溝上に絶縁
膜１８と電極１９を設けたＭＯＳキャノくシタである。
膜１８と電極１９を設けたＭＯＳキャノくシタである。
従来のホトエツチングでは溝が１つしか形成できない領
域に、２つ溝を形成しているためキャパシタとしての面
積が増えるばかりでなく、溝が微細であるため、電極１
９として必要な膜厚分だけ例えば多結晶シリコン膜をＣ
ＶＤ （化学蒸着）で形成することによって溝を平坦に
埋め込むことができる。
域に、２つ溝を形成しているためキャパシタとしての面
積が増えるばかりでなく、溝が微細であるため、電極１
９として必要な膜厚分だけ例えば多結晶シリコン膜をＣ
ＶＤ （化学蒸着）で形成することによって溝を平坦に
埋め込むことができる。
実施例２
第３図は本発明の他の実施例を示す工程図である。
シリコン基板１上に形成した５ｆＯ２２１と８ｉ３Ｎ４
２２の２層から成るマスクパターンを実施例１と同様の
ホトエツチングにより形成した後、シリコン基板１と８
ｉｓＮ４２２の中間層である５ｆＣ）ｚ２１を所望の溝
幅分サイドエツチングし、続いてＣＶ ＤＫ ヨ、り
８１３Ｎ４２３ ヲ堆ＭＲＬテ第３ 図（１）Ｏ形状を
得る。ＳｉＯ冨２１のサイドエツチングに１０倍の水で
のフッ酸希釈液を用いると２５ｎｍ／ｍの速度でエツチ
ングできる。フッ酸の希釈度で工ツチング速度を自由に
選べ、高精度の寸法制御が可能である点は実施例１のＰ
ＳＧの場合と同様である。
２２の２層から成るマスクパターンを実施例１と同様の
ホトエツチングにより形成した後、シリコン基板１と８
ｉｓＮ４２２の中間層である５ｆＣ）ｚ２１を所望の溝
幅分サイドエツチングし、続いてＣＶ ＤＫ ヨ、り
８１３Ｎ４２３ ヲ堆ＭＲＬテ第３ 図（１）Ｏ形状を
得る。ＳｉＯ冨２１のサイドエツチングに１０倍の水で
のフッ酸希釈液を用いると２５ｎｍ／ｍの速度でエツチ
ングできる。フッ酸の希釈度で工ツチング速度を自由に
選べ、高精度の寸法制御が可能である点は実施例１のＰ
ＳＧの場合と同様である。
次に、多層膜マスクのエツチングと同じくフレオン系の
ガスを用いた反応性スパッタエツチングによ’） Ｓ
ｉｓ’Ｎ４２３を膜厚分だけエツチングすると、第３図
（２）に示すように５ｔＯｚ２１をサイドエツチングし
た領域を埋める５ｌｓＮ４２４を残してマスクパターン
部以外のシリコン基板表面を露出でき、さらに露出され
たシリコン基板表面を実施例１と同様に熱酸化すること
によって８ｉ０ｓ２５で被覆できる。
ガスを用いた反応性スパッタエツチングによ’） Ｓ
ｉｓ’Ｎ４２３を膜厚分だけエツチングすると、第３図
（２）に示すように５ｔＯｚ２１をサイドエツチングし
た領域を埋める５ｌｓＮ４２４を残してマスクパターン
部以外のシリコン基板表面を露出でき、さらに露出され
たシリコン基板表面を実施例１と同様に熱酸化すること
によって８ｉ０ｓ２５で被覆できる。
リン酸によシ５ｊｓＮ４２２および残在ｓ １ｓＮａ２
４を除去すると、残存８１３Ｎ４２４直下のシリコン基
板表面が露出され、続いてマスクパターンのＳｉＯ宜２
１と上記熱酸化で形成した５ｉ（ｈ２５をエツチングマ
スクに、ＣＣ４４０ｇ混合ガスの反応性スパッタエツチ
ングまだは８Ｆｓ Ｈｚ混合ガスのマイクロ波プラズ
マエツチングによりシリコンをエツチングして第３図（
３）に示す微細溝２６を得る。
４を除去すると、残存８１３Ｎ４２４直下のシリコン基
板表面が露出され、続いてマスクパターンのＳｉＯ宜２
１と上記熱酸化で形成した５ｉ（ｈ２５をエツチングマ
スクに、ＣＣ４４０ｇ混合ガスの反応性スパッタエツチ
ングまだは８Ｆｓ Ｈｚ混合ガスのマイクロ波プラズ
マエツチングによりシリコンをエツチングして第３図（
３）に示す微細溝２６を得る。
第４図は本発明のエツチングによシ形成した牌を用いた
ＭＯＳメモリセルのｆｉｌである。
ＭＯＳメモリセルのｆｉｌである。
フィールド酸化膜３９を形成する前または後に本発明に
よる溝３１を形成し、続いて絶縁膜３２と第一多結晶シ
リコンゲート３３を形成し、信号電荷を蓄積するキャパ
シタを構成した。次に、層間絶縁膜３４、第二ゲート絶
縁膜３５、第二ゲート（ワード線）３６、ｎ０ドレーン
３７等を形成し、反転容量形式のＭＯＳメモリセルを構
成した。
よる溝３１を形成し、続いて絶縁膜３２と第一多結晶シ
リコンゲート３３を形成し、信号電荷を蓄積するキャパ
シタを構成した。次に、層間絶縁膜３４、第二ゲート絶
縁膜３５、第二ゲート（ワード線）３６、ｎ０ドレーン
３７等を形成し、反転容量形式のＭＯＳメモリセルを構
成した。
第４図より明らかなように、本発明のエツチング方法に
よって、従来は１本の溝し力・形成できなかった領域に
、二重に折り重なる溝３１が形成できておシ、このため
側壁４１による容量増加は従来の２倍にすることができ
たばかりでなく、碑が微細であるため第一ゲート電極３
３によって溝３１が平坦に埋め込まれており、セルを配
列した場合に溝３１上の段平によってビット線ワード線
等の配線の断−、ショートが起こるという問題はない。
よって、従来は１本の溝し力・形成できなかった領域に
、二重に折り重なる溝３１が形成できておシ、このため
側壁４１による容量増加は従来の２倍にすることができ
たばかりでなく、碑が微細であるため第一ゲート電極３
３によって溝３１が平坦に埋め込まれており、セルを配
列した場合に溝３１上の段平によってビット線ワード線
等の配線の断−、ショートが起こるという問題はない。
第５図は本発明のアイソレーション（絶縁分離）への応
用を示す。
用を示す。
素子を形成する活性領域５１間に本発明のエツチングに
よる溝５２を形成し、熱酸化および５ｉＯｚ等のＣＶＤ
によって溝５２を絶縁材５３で充填し、通常のホトエツ
チングによシ活性領域５１の表面を露出して第５図の形
状を得た。このようなアインレーション構造では、溝５
２が一定幅で微細なため、溝５２の埋め込み平坦化が通
常のＣＶＤで容易にできることが特徴である。また、溝
５２間の領域５４も活性領域として用いるように素子を
配置すれば、超微細なアイソレーションを実現すること
も可能である。
よる溝５２を形成し、熱酸化および５ｉＯｚ等のＣＶＤ
によって溝５２を絶縁材５３で充填し、通常のホトエツ
チングによシ活性領域５１の表面を露出して第５図の形
状を得た。このようなアインレーション構造では、溝５
２が一定幅で微細なため、溝５２の埋め込み平坦化が通
常のＣＶＤで容易にできることが特徴である。また、溝
５２間の領域５４も活性領域として用いるように素子を
配置すれば、超微細なアイソレーションを実現すること
も可能である。
以上説明したように、本発明は、多ノー膜よ構成るマス
クパターンの中間層をサイドエツチングで後退させてで
きた領域の半導体基板を露出させ、露出された部分をエ
ツチングして溝を形成するものである。
クパターンの中間層をサイドエツチングで後退させてで
きた領域の半導体基板を露出させ、露出された部分をエ
ツチングして溝を形成するものである。
基板の露出された部分の幅は、サイドエツチングの量に
よって決まシ、このサイドエツチング蓋は周知のフッ酸
等によるウェットエツチングによシ数ｎｍの高精度で制
御可能である。基板のエツチングは反応性スパッタエツ
チングやマイクロ波プラズマエツチングによシアンダー
カットなく画直にエツチングできるので、幅の極めて狭
い溝を形成することが可能である。また、このような溝
を用いることによって、従来のエツチング方法では困難
であった大容量のＭＯＳキャパシタや平坦で微細なアイ
ソレーションを実現できる。
よって決まシ、このサイドエツチング蓋は周知のフッ酸
等によるウェットエツチングによシ数ｎｍの高精度で制
御可能である。基板のエツチングは反応性スパッタエツ
チングやマイクロ波プラズマエツチングによシアンダー
カットなく画直にエツチングできるので、幅の極めて狭
い溝を形成することが可能である。また、このような溝
を用いることによって、従来のエツチング方法では困難
であった大容量のＭＯＳキャパシタや平坦で微細なアイ
ソレーションを実現できる。
なお、上記実施例では、マスクパターンの材料としてＳ
ｉ ０２ 、５ｉａＮ４． Ｐ ＳＧを用い、マスク
パターン以外の基板面の被覆に５ｉ０２を用いた。
ｉ ０２ 、５ｉａＮ４． Ｐ ＳＧを用い、マスク
パターン以外の基板面の被覆に５ｉ０２を用いた。
しかし、本発明で使用できる膜はこれらに限定されるも
のではなく、その他生導体装置用％檎材料を使用できる
。マスクパターンとしては、中間層の膜とその上下にあ
る膜（基板を含む）とのエツチング特性が異なるように
材料を選んで使用でき、マスクパターン以外の基板面の
被覆には、基板表面への不純物拡散（インプラ）による
表面のエツチング特性の変換ヤ蒸着膜形成後マスクパタ
ーン最上層膜のエツチングによるリフトオフを用いて基
板面だけに蒸着膜を残すなど遣々の方法が使用 領域
。
のではなく、その他生導体装置用％檎材料を使用できる
。マスクパターンとしては、中間層の膜とその上下にあ
る膜（基板を含む）とのエツチング特性が異なるように
材料を選んで使用でき、マスクパターン以外の基板面の
被覆には、基板表面への不純物拡散（インプラ）による
表面のエツチング特性の変換ヤ蒸着膜形成後マスクパタ
ーン最上層膜のエツチングによるリフトオフを用いて基
板面だけに蒸着膜を残すなど遣々の方法が使用 領域
。
可能である。
また、本発明は半導体基板のみではなく、多結晶シリコ
ン膜等へのエツチングにも応用可能である。
ン膜等へのエツチングにも応用可能である。
第１図は従来のエツチングによる溝を用いたＭＯＳキャ
パシタ、第２図および第３図は本発明の異なる実施例を
示す工程図、第４図は本発明を応用したＭＯＳメモリセ
ルの図、第５図は本発明のアイソレーシヨンへの応用例
の図である。 １・・・Ｓｉ基板、２，１８．３２・・・キャパシタ絶
縁膜、３，１９．３３・・・キャパシタ電極、４，４１
・・・側壁、５・・・凹部、１１，１３，２２，２３゜
２４・・・５ｉａＮ４膜、１２・・・ＰＳＧ膜、１４・
・・ＰＥＧサイドエッチ領域、１５，２１．２５・・・
酸化膜、１腎１ １７．２６，３１．５２・・・溝、３４・・・層間絶縁
膜、３５・・・ゲート絶縁膜、３６・・・ワード線、３
７゜３８・・・ｎ＋拡散層、３９・・・フィールド酸化
膜、５１・・・活性領域、５３・・・絶縁材、５４・・
・溝間活性（３） χ ２ 回 ↓ ）］ ￥−Ｉ ２ 図 ￥Ｉ ３ 口
パシタ、第２図および第３図は本発明の異なる実施例を
示す工程図、第４図は本発明を応用したＭＯＳメモリセ
ルの図、第５図は本発明のアイソレーシヨンへの応用例
の図である。 １・・・Ｓｉ基板、２，１８．３２・・・キャパシタ絶
縁膜、３，１９．３３・・・キャパシタ電極、４，４１
・・・側壁、５・・・凹部、１１，１３，２２，２３゜
２４・・・５ｉａＮ４膜、１２・・・ＰＳＧ膜、１４・
・・ＰＥＧサイドエッチ領域、１５，２１．２５・・・
酸化膜、１腎１ １７．２６，３１．５２・・・溝、３４・・・層間絶縁
膜、３５・・・ゲート絶縁膜、３６・・・ワード線、３
７゜３８・・・ｎ＋拡散層、３９・・・フィールド酸化
膜、５１・・・活性領域、５３・・・絶縁材、５４・・
・溝間活性（３） χ ２ 回 ↓ ）］ ￥−Ｉ ２ 図 ￥Ｉ ３ 口
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面上に形成された２層以上の多層薄
膜から成るマスクパターンの中間層の薄膜をサイドエツ
チングによって後退させるとともにマスクパターン以外
の半導体基板表面上には保護膜を形成した後、上記サイ
ドエツチングした領域の半導体基板表面を露出させ、上
記露出された部分の半導体基板をエツチングして溝を形
成することを％徴とするエツチング方法。 ２、上記半導体基板はシリコンであシ、上記保護膜はシ
リコン酸化膜である特許請求の範囲第１項記載のエツチ
ング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083013A JPS58200541A (ja) | 1982-05-19 | 1982-05-19 | エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083013A JPS58200541A (ja) | 1982-05-19 | 1982-05-19 | エツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200541A true JPS58200541A (ja) | 1983-11-22 |
Family
ID=13790357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083013A Pending JPS58200541A (ja) | 1982-05-19 | 1982-05-19 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200541A (ja) |
-
1982
- 1982-05-19 JP JP57083013A patent/JPS58200541A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4634496A (en) | Method for planarizing the surface of an interlayer insulating film in a semiconductor device | |
| US5838055A (en) | Trench sidewall patterned by vapor phase etching | |
| KR950002951B1 (ko) | 트렌치 소자분리막 제조방법 | |
| US5998279A (en) | Manufacture of a shallow trench isolation device by exposing negative photoresist to increased exposure energy and chemical mechanical planarization | |
| JPS63107119A (ja) | ステップ絶縁層を有する集積回路の製造方法 | |
| US11961740B2 (en) | Manufacturing method for integrating gate dielectric layers of different thicknesses | |
| JPH02303048A (ja) | 半導体装置およびその製造方法 | |
| JPS58200541A (ja) | エツチング方法 | |
| JPS5933833A (ja) | 半導体装置の製造方法 | |
| JPH06216006A (ja) | 半導体装置の製造方法 | |
| KR100632422B1 (ko) | 반도체 기판내에 구조를 형성하는 방법 | |
| JPH033346A (ja) | 半導体装置の製造方法 | |
| JPS5871638A (ja) | エツチング方法 | |
| CN111696915A (zh) | 图案化方法 | |
| JPH0346346A (ja) | 半導体集積回路装置 | |
| JPS59175124A (ja) | 半導体装置の製造方法 | |
| JPS61159737A (ja) | 半導体装置の製造方法 | |
| JPH0481329B2 (ja) | ||
| JPS5950540A (ja) | 半導体装置の製造方法 | |
| JPH04137624A (ja) | 半導体装置の製造方法 | |
| JPS6260232A (ja) | 半導体装置の製造方法 | |
| JPH06275573A (ja) | 微細加工方法 | |
| JPS6358373B2 (ja) | ||
| JPH0298958A (ja) | 半導体素子の分離構造 | |
| JPH03165050A (ja) | 半導体装置の製造方法 |