JPS63107119A - ステップ絶縁層を有する集積回路の製造方法 - Google Patents

ステップ絶縁層を有する集積回路の製造方法

Info

Publication number
JPS63107119A
JPS63107119A JP62220579A JP22057987A JPS63107119A JP S63107119 A JPS63107119 A JP S63107119A JP 62220579 A JP62220579 A JP 62220579A JP 22057987 A JP22057987 A JP 22057987A JP S63107119 A JPS63107119 A JP S63107119A
Authority
JP
Japan
Prior art keywords
insulating layer
integrated circuit
manufacturing
layer
silicon dioxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62220579A
Other languages
English (en)
Inventor
クー　フア　リー
サミュエル　エフレイン　ポランコ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Inc
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPS63107119A publication Critical patent/JPS63107119A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］゛ 本発明は次工程の蒸着層に良好なステップカバーレージ
を提供するパターン化絶縁層を有する集積回路の製造方
法に関する。
［従来技術の説明］ 集積回路の設計では“フィールド酸化膜°の使用は標準
的な技術である。フィールド酸化膜はパターン化された
二酸化シリコン層で集積回路の各層を分離し、それらの
間の相互作用を防ぐ働きをする。フィールド酸化膜を形
成する標準的な技術の一つは、まずシリコン半導体基板
上に窒化シリコン（ｓｉｌｉｃｏｎ　ｎ１ｔｒｉｄｅ）
を蒸着し、この窒素化物上にフォトレジストのりソグラ
フィパターンを形成する。そしてフォトレジストに保護
されていない窒化物層をエツチングする。次に窒化物除
去によって露出されたシリコン層は高温でドライ酸素あ
るいはスチームによって酸化される。そしてこのような
成長酸化物層はフィールド酸化膜層として働く。しかし
、これは公知の“鳥のくちばし”（ｂｉｒｄｓ　ｂｅａ
ｋ）効果をもたらす。つまり酸化膜が成長している時、
シリコン基板への酸素の横方向拡散によって、成長され
た酸化物は部分的には窒化物層の下まで達する。この鳥
のくちばし効果は絶縁層の占める領域を必要以上に増や
す。これはりソグラフィの寸法が減少し、くちばしの占
める領域が増大するとき、特に顕著である。
他の公知のフィールド酸化膜絶縁技術は半導体基板上に
二酸化シリコン（ｓｉｌｉｃｏｎ　ｄｆｏｘｉｄｅ）を
成長させるのではなく、蒸着することである。そして蒸
着された酸化膜はフォトレジストによって直接パターン
が形成され、エツチングされ、所定の絶縁層を残す。し
かし、これは絶縁層の縁で急峻な側壁を作るという公知
の欠点がある。この急峻な側壁は次の蒸着層によって充
分に保護するのは困難である。これは側壁全体にわたっ
て連続なカバレージを提供する必要がある導電層では特
に困難で、この導電層は集積回路の各素子の間に電気的
接続を提供する必要があるからである。側壁をスムーズ
にする様々な技術が提案されている。それらには側壁の
縁にテーバをつける技術あるいは縁を丸くする技術など
が含まれる。これらの技術の詳細はエル、グー。ホワイ
ト（Ｌ、に、Ｗｈ　１ｔｅ）のジャーナル、オン。エレ
クトロケミカル。
ササエテイ（Ｊｏｕｒｎａｌ　ｏ（’　　ｔｈｅ　ｅｌ
ｅｃｔｒｏｃｈｅｍｌｃａｌｓｏｃｉｅｔｙ）　１２７
巻２６８頁（１９８０年）に掲載された論文「フィール
ド酸化膜の二層テーバエツチングとパッシベーション層
（ｐａｓｓｉｖａｔｉｏｎ　１ａｙｅｒｓ）　Ｊに載っ
ている。その論文で提案された技術はフッ化水素の緩衝
溶液（ｂｕｆｆ’ｅｒｅｄ　ＨＰ　５ｏｌｕｔｉｏｎ）
で等方向にエツチングされた酸化膜層の上に“テーバコ
ントロール”層を使用するものである。しかし、これら
の技術は多くの場合再現性に問題がある。
さらに従来技術の多くはエツチング層の幅の過剰増加を
起し、応用できる分野における特徴をへらしてしまう。
テーバの付いた縁の使用はフィールド酸化膜絶縁層に限
られない。例えば、コンタクト窓のテーバ側壁は典型的
には高温でのドープガラスを流す技術によって作られる
。
（発明の概要） 我々の発明は半導体デバイス基板の表面上に比較的高密
度を有する第１の絶縁層を形成する。次に、比較的低密
度を有する第２の絶縁層は第１の絶縁層の上に形成され
る。レジスト層は蒸着され、リソグラフィでパターンが
形成される。異方性エツチングでレジストパターンを第
２の絶縁層を貫いて第１の絶縁層まで転写する。レジス
トが除去された後、等方性エツチングは第２の絶縁層を
第１の絶縁層より速い速度で横からエツチングし、ステ
ップ側壁を作る。必要があれば、追加ステップとして、
密度の違う追加層も利用できる。
（実施例の説明） 以下の実施例の説明は次工程の一層あるいは複数層の蒸
着層に対して良好なステップカバレージを提供する絶縁
層を形成する改良技術に関する。
第１図を参照すれば、基板１０は次に形成される層をさ
さえる。基板１０は典型的にはシリコンウェーハあるい
はエピタキシャル半導体層であるが、他のタイプのデバ
イス基板でもよい。基板１０の上には一定密度を有する
第１の層即ち第１の絶縁層１１、典型的には二酸化シリ
コン（ｓｉｌｉｃｏｎ　ｄｉｏｘｉｄｅ）が形成される
。この層は“底の′層とも言われる。
例えば、第１の絶縁層１１は成長される二酸化シリコン
層であるか、もしくは、熱処理で高密度化された蒸着二
酸化シリコン層である。蒸舌によって形成される場合、
第１の絶縁層１１は半導体基板上に直接蒸着されるか、
もしくは基板上に成長した層（例えば、熱成長Ｓ　ｉＯ
２）の上に蒸着される。
本明細書では、成長層の上の高密度化された蒸着層を第
１の層と考える。第２の層即ち第２の絶縁層１２は比較
的低い密度を有するように形成される。
第２の絶縁層１２は典型的には蒸着の後に高密度化処理
されない二酸化シリコン層である。あるいは第２の絶縁
層１２は第１の絶縁層１１を高密度化するときより低い
温度で高密度化される。
レジスト層１３は必要なリソグラフィツクパターンを形
成するのに用いられる。ここでは一つのレジスト層しか
図示されていないが、公知技術によれば、二層あるいは
三層レジストも使用できる。
パターンはレジスト層にリソグラフィク放射露光によっ
て形成される。そしてレジストが現像される。次に、第
２図を参照すれば、レジスト層１３で現像されたパター
ンは異方性エツチングプロセスによって第２の絶縁層１
２と第１の絶縁層１１に転写され、図示のようなほぼ垂
直な側壁を作る。これは典型的には公知の技術によって
反応性イオンエツチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　
Ｅｔｃｈｉｎｇ）のようなドライプロセスで行なわれる
。反応性イオンエツチングが基板１０まで達するのを防
ぐため、第１絶縁層１１の薄い層（ｌｉｄ　、　ｌｉｅ
　）をそれぞれのエツチングされた層の底に残す。そし
て残ったパターンレジスト層１３をはがす。
次にこれらの絶縁層が等方性エツチングプロセスで処理
される。このプロセスは第２（上部）の絶縁層１２の横
（図示されている水平）方向および垂直（図示される）
方向エツチングを起し、それによって絶縁層１２の厚さ
を薄くし、第１の絶縁層１１のトップ部分の一部を取り
除く。第１の絶縁層１１は第２の絶縁層１２より高密度
を有するため、等方性エツチングは第１の絶縁層１１の
水平方向には比較的小さい。しかし、第２の絶縁層１２
の除去によって覆われていない第１の絶縁層１１のトッ
プ表面は等方性エツチング液によってエツチングされ、
斜面１４〜１７を形成する。第３図を参照されたい。
第１の絶縁層１１の中心部分（ｌｌａ−１ｌｌｂ−１１
１ｃｍ）は典型的には第２の絶縁層１２の残り部分（１
２ａ−１１２ｂ−１１２ｃｍ）によって覆われて残る。
等方性エツチングはエツチングされる層の底に残った第
１の絶縁層１１の部分（すなわち１１ｄと１１ｅの部分
）をも除去する。このようにして出来た形状は次工程で
絶縁層上に蒸着される材料の良好なステップカバレージ
を提供する。次工程で蒸着される材料は典型的には導電
体もしくはドープされたポリシリコンであるが、あるい
はシリコン化合物、金属、またはそれらの組み合ねでも
よい。
本技術は以下の具体例によってより完全に説明される。
（具体的な実施例） シリコン基板を酸素（０２）中で１０００℃１２０分間
熱処理することによって厚さ１００ナノメータ（１００
０オンゲストロム）の二酸化シリコン層（薄膜）が成長
される。二酸化シリコン層は公知の技術で窒素ガス（ｎ
ｉｔｒｏｇｅｎ　ｃａｒｒｉｅｒｇａｓ）中でテトラエ
チルオルトケイ酸塩（Ｔ　Ｅ　ＯＳ　−ｔｅｔｒａｅｔ
ｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）から化学的気相成
長法（ＣＶＤ）によって薄膜上に蒸着される。蒸着は約
７１５〜７２５℃の温度で４０分間行なわれ、厚さ４０
０ナノメータ（４０００オンゲストロム）の二酸化シリ
コン層ができる。この蒸着二酸化シリコン層はドライ酸
素雰囲気中で３０分間９５０℃の熱処理よって高密度化
され、その結果、厚さが２．５パーセント薄くなり、約
３９０ナノメータ（３９００オンゲストロム）になる。
本具体例では成長した薄膜層とこの高密度化された蒸着
層との結合を第１の層とする。次に第２の絶縁層として
厚さ６００ナノメータ（６０００オンゲストロム）の第
２の二酸化シリコン層は同様の方法でＴＥ０１より第１
の絶縁層上に蒸着される。しかし、第２の絶縁層は蒸着
後高密度化はされない。
従来のフォトレジストが公知の方法によってこの第２の
絶縁層上に塗られ、光線でパターンが描かれ、現像され
る。この現像されたフォトレジストパターンは反応性イ
オンエツチング（ＲＩ　Ｅ）によって第１と第２酸化膜
層に異方的に転写され、酸化膜層で最小線幅約１．５マ
イクロメータを有するパターンを作る。しかし、厚さ約
５０ナノメータ（５００オングストローム）の第１酸化
膜層の一部は、ＲＩＥプロセスが基板に達する前にスト
ップすることによって、シリコンウェーハ上に残される
。これはレーザ干渉計を使って残りの酸化膜の厚さをモ
ニタすることによって行なわれる。そして、第２の絶縁
層即ち、二酸化シリコン上のフォトレジストが取り除か
れる。
次にウェーハを１５：１の割合の水、フッ化水素溶液に
浸す。これは二酸化シリコン等方性エツチング液として
公知である。これを３分間続け、これにより第２（上）
の酸化膜層の横と垂直の両方向から材料を約４５０ナノ
メータ（４５００オンゲストロム）除去する。第１（下
）の酸化膜層は横方向に約１００ナノメータ（１０００
オンゲストロム）しか除去されない。これはその密度が
第２の絶縁層に比べて高いからである。第２の絶縁層が
横からエツチングされるとき、第１の絶縁層の表面が徐
々にエツチング液にさらされる。この横方向のエツチン
グは上の酸化膜層の縁を作り、これは下の酸化膜層の縁
より約３００ナノメータ後退している。第１の酸化膜層
の残った５０ナノメータ（５００オンゲストロム）の部
分もこの等方性エツチングによって除去され、第３図に
示されるような構造を作る。
（第１の絶縁層の縁の底の部分はテーバ状になり、これ
は第１の絶縁層の薄膜部分は高密度化された蒸着部分よ
りわずかに密度が高いからである。）次に露出したシリ
コン層に保護酸化膜層を成長させるため、ウェーハを０
２雰囲気中で１２０分間９５０℃の熱処理する選択プロ
セスが用いられる。
これにより厚さ５５ナノメータ（５５０オンゲストロム
）の二酸化シリコン層が、この処理の間、高温により上
の酸化膜層即ち第２の絶縁層１２の高密度化をも引き起
こし、その厚さをほぼ１４５ナノメータ（１４５０オン
ゲストロム）まで減少させる。そしてゲート酸化膜を成
長させる準備として、保護酸化膜は１５：ＩＨＦ溶液で
３分間エツチングすることによってシリコン基板から除
去される。さらにこの等方性エツチングは第１および第
２の酸化膜層の角を丸くする。
（発明の効果） 本発明はエツチング層に第２（上）の酸化膜層をパター
ンするのに用いられるリソグラフィ線幅とほとんど同じ
線幅を有効に保持できる。
さらに、このエツチング線幅が精度よく決定される。こ
れは異方性エツチングが正確にパターンを第２（上）の
酸化膜層を貫いて第１（下）の酸化膜層まで転写できる
からである。これは従来技術と異なる。その従来技術で
は等方性エツチングはレジストのアンダカットを生じ、
そしてそれはレジストと酸化膜層の相互特性に依存する
。従って線幅制御はこれらの特性を制御できる精度と再
現性によって制限される。これに対して本発明は側壁を
作り、基本的には、下の層の縁（ｌｌａ、　１１ｂ、Ｌ
ｉｅ）まで垂直である。さらに下の層では斜め面も形成
される。これは上と下の酸化膜層の密度差が容易の制御
できるからである。これまでに述べたものでは絶縁層と
して二酸化シリコンを用いたが他の絶縁材料も利用でき
る。必要があれば、追加層の使用によって追加ステップ
も形成できることが明らかである。しかし、典型的な二
層構造が次の蒸着ポリシリコンに良好なステップカバレ
ージを提供するのに適していることが判る。
本発明はいろいろな目的に対して良好なステップカバレ
ージを有する側壁を作る際にも利用できる。さらにフィ
ールド酸化膜絶縁層、コンタクト窓側壁も本発明によっ
て形成できる。さらには、上の導電層に良好なステップ
カバレージを提供するため、導電層の間（例えば二つの
金属層の間）の絶縁層も本発明によって有効に形成でき
る。
【図面の簡単な説明】
第１図ないし第３図は本発明の工程を示す図である。 １０・・・基板 １１・・・第１の絶縁層 ｌｉｄ、ｌｉｅ・・・エツチング層の底１１ａ　−１１
ｂ　−ＩＬｃ　−−−一層１１の中心部分１２・・・第
２の絶縁層 １２ａ　−１２ｂ　−１２ｃ　−−・・層１２の残り部
分１３・・・レジスト層 １４〜１７・・・斜面 出　願　人：アメリカン　テレフォン　アンドｎｃ、ｔ ＦＩＧ、２ ＦＩＧ、３

Claims (15)

    【特許請求の範囲】
  1. （１）半導体デバイス基板の表面に直接あるいは間接に
    、ある密度を有する第１の絶縁層を形成する工程； 前記第１の絶縁層の上に、それより低い密度を有する第
    ２の絶縁層を形成する工程； レジスト層を蒸着し、このレジスト層の上にリソグラフ
    ィで、パターンを決める工程； 前記パターンを前記第２の絶縁層を貫いて前記第１の絶
    縁層に異方性エッチングをする工程； 前記レジスト層を除去する工程； 第１と第２の絶縁層を等方性エッチング液によって、前
    記第２の絶縁層を前記第１の絶縁層より速い速度で等方
    性エッチングをする工程； からなり、前記第１の絶縁層上にそれよりも後退した前
    記第２の絶縁層を得ることを特徴とするステップ絶縁層
    を有する集積回路の製造方法。
  2. （２）異方性エッチングをする工程は第１の絶縁層を完
    全にエッチングする前に終わり、エッチングされる層の
    底に第１の絶縁層の一部を残し、次に等方性エッチング
    をする工程で残った第１の絶縁層の一部を除去すること
    を特徴とする特許請求の範囲第１項記載のステップ絶縁
    層を有する集積回路の製造方法。
  3. （３）第２の絶縁層を形成する際、第２の絶縁層を第１
    の絶縁層より厚く形成することを特徴とする特許請求の
    範囲第１項記載のステップ絶縁層を有する集積回路の製
    造方法。
  4. （４）第１、第２の絶縁層を等方性エッチング液にさら
    す工程により、前記第２の絶縁層を前記第１の絶縁層よ
    り薄くすることを特徴とする特許請求の範囲第３項記載
    のステップ絶縁層を有する集積回路の製造方法。
  5. （５）第１の絶縁層と第２の絶縁層が二酸化シリコン（
    ｓｉｌｉｃｏｎｄｉｏｘｉｄｅ）であることを特徴とす
    る特許請求の範囲第１項記載のステップ絶縁層を有する
    集積回路の製造方法。
  6. （６）半導体ディバイス基板の表面上に二酸化シリコン
    を蒸着することによって前記第１の絶縁層を形成するこ
    とを特徴とする特許請求の範囲第５項記載のステップ絶
    縁層を有する集積回路の製造方法。
  7. （７）第１の絶縁層は高温熱処理によって高密度化され
    、その際、その厚さは第２の絶縁層を形成する前に少な
    くとも１パーセント薄くなることを特徴とする特許請求
    の範囲第６項記載のステップ絶縁層を有する集積回路の
    製造方法。
  8. （８）半導体ディバイス基板の表面はシリコン、そして
    第１の絶縁層は前記表面上に成長する二酸化シリコンか
    らなることを特徴とする特許請求の範囲第１項記載のス
    テップ絶縁層を有する集積回路の製造方法。
  9. （９）異方性エッチングは反応性イオンエッチングによ
    って行なわれることを特徴とする特許請求の範囲第１項
    記載のステップ絶縁層を有する集積回路の製造方法。
  10. （１０）少なくとも第２の絶縁層は二酸化シリコンで、
    かつ等方性エッチング液は実質的にフッ化水素（ｈｙｄ
    ｒｏｇｅｎ　ｆｌｕｏｒｉｄｅ）からなることを特徴と
    する特許請求の範囲第１項記載のステップ絶縁層を有す
    る集積回路の製造方法。
  11. （１１）絶縁層は集積回路のフィールド酸化膜絶縁層か
    らなることを特徴とする特許請求の範囲第１項記載のス
    テップ絶縁層を有する集積回路の製造方法。
  12. （１２）第１の絶縁層は成長した二酸化シリコン層と高
    密度化された蒸着二酸化シリコン層とからなることを特
    徴とする特許請求の範囲第１項記載のステップ絶縁層を
    有する集積回路の製造方法。
  13. （１３）少なくとも第２の絶縁層上に導電性材料層を蒸
    着する工程を更に含むことを特徴とする特許請求の範囲
    第１項記載のステップ絶縁層を有する集積回路の製造方
    法。
  14. （１４）導電性材料がドープポリシリコンであることを
    特徴とする特許請求の範囲第１３項記載のステップ絶縁
    層を有する集積回路の製造方法。
  15. （１５）導電性材料が金属であることを特徴とする特許
    請求の範囲第１３項記載のステップ絶縁層を有する集積
    回路の製造方法。
JP62220579A 1986-09-04 1987-09-04 ステップ絶縁層を有する集積回路の製造方法 Pending JPS63107119A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/903,920 US4676869A (en) 1986-09-04 1986-09-04 Integrated circuits having stepped dielectric regions
US903920 1986-09-04

Publications (1)

Publication Number Publication Date
JPS63107119A true JPS63107119A (ja) 1988-05-12

Family

ID=25418254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62220579A Pending JPS63107119A (ja) 1986-09-04 1987-09-04 ステップ絶縁層を有する集積回路の製造方法

Country Status (8)

Country Link
US (1) US4676869A (ja)
EP (1) EP0259098B1 (ja)
JP (1) JPS63107119A (ja)
CA (1) CA1258141A (ja)
DE (1) DE3768881D1 (ja)
ES (1) ES2021366B3 (ja)
HK (1) HK44092A (ja)
SG (1) SG102291G (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016151829A1 (ja) * 2015-03-26 2016-09-29 三菱電機株式会社 半導体装置の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719498A (en) * 1984-05-18 1988-01-12 Fujitsu Limited Optoelectronic integrated circuit
EP0263220B1 (en) * 1986-10-08 1992-09-09 International Business Machines Corporation Method of forming a via-having a desired slope in a photoresist masked composite insulating layer
FR2610140B1 (fr) * 1987-01-26 1990-04-20 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique
US4952274A (en) * 1988-05-27 1990-08-28 Northern Telecom Limited Method for planarizing an insulating layer
US4926056A (en) * 1988-06-10 1990-05-15 Sri International Microelectronic field ionizer and method of fabricating the same
EP0375255A3 (en) * 1988-12-21 1991-09-04 AT&T Corp. Method for reducing mobile ion contamination in semiconductor integrated circuits
KR970000198B1 (en) * 1993-05-26 1997-01-06 Hyundai Electronics Ind Process for anisotropically etching semiconductor material
US5439847A (en) * 1993-11-05 1995-08-08 At&T Corp. Integrated circuit fabrication with a raised feature as mask
DE69435294D1 (de) * 1994-11-07 2010-07-01 Macronix Int Co Ltd Passivierungsverfahren für eine integrierte schaltung
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US6046100A (en) * 1996-12-12 2000-04-04 Applied Materials, Inc. Method of fabricating a fabricating plug and near-zero overlap interconnect line
US6204182B1 (en) 1998-03-02 2001-03-20 Hewlett-Packard Company In-situ fluid jet orifice
US6309952B1 (en) * 1998-10-06 2001-10-30 Fairchild Semiconductor Corporation Process for forming high voltage junction termination extension oxide
US6117781A (en) * 1999-04-22 2000-09-12 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene processing
KR100500439B1 (ko) * 2002-08-14 2005-07-12 삼성전자주식회사 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법
CN102157374A (zh) * 2011-01-28 2011-08-17 上海宏力半导体制造有限公司 梯形场氧化层的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5540180A (en) * 1978-09-15 1980-03-21 Matsushita Electric Works Ltd Installing device of push button
JPS55134935A (en) * 1979-04-09 1980-10-21 Nec Corp Preparation of semiconductor element
JPS59130426A (ja) * 1983-01-17 1984-07-27 Toshiba Corp 半導体装置の製造方法
JPS60153131A (ja) * 1984-01-23 1985-08-12 Oki Electric Ind Co Ltd 半導体素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3880684A (en) * 1973-08-03 1975-04-29 Mitsubishi Electric Corp Process for preparing semiconductor
US4181564A (en) * 1978-04-24 1980-01-01 Bell Telephone Laboratories, Incorporated Fabrication of patterned silicon nitride insulating layers having gently sloping sidewalls
US4372034B1 (en) * 1981-03-26 1998-07-21 Intel Corp Process for forming contact openings through oxide layers
US4461672A (en) * 1982-11-18 1984-07-24 Texas Instruments, Inc. Process for etching tapered vias in silicon dioxide
JPS6010644A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置の製造方法
US4505026A (en) * 1983-07-14 1985-03-19 Intel Corporation CMOS Process for fabricating integrated circuits, particularly dynamic memory cells
US4484978A (en) * 1983-09-23 1984-11-27 Fairchild Camera & Instrument Corp. Etching method
US4484979A (en) * 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4631248A (en) * 1985-06-21 1986-12-23 Lsi Logic Corporation Method for forming an electrical contact in an integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5540180A (en) * 1978-09-15 1980-03-21 Matsushita Electric Works Ltd Installing device of push button
JPS55134935A (en) * 1979-04-09 1980-10-21 Nec Corp Preparation of semiconductor element
JPS59130426A (ja) * 1983-01-17 1984-07-27 Toshiba Corp 半導体装置の製造方法
JPS60153131A (ja) * 1984-01-23 1985-08-12 Oki Electric Ind Co Ltd 半導体素子の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016151829A1 (ja) * 2015-03-26 2016-09-29 三菱電機株式会社 半導体装置の製造方法
JPWO2016151829A1 (ja) * 2015-03-26 2017-08-10 三菱電機株式会社 半導体装置の製造方法
CN107431009A (zh) * 2015-03-26 2017-12-01 三菱电机株式会社 半导体装置的制造方法
US10242876B2 (en) 2015-03-26 2019-03-26 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
CA1258141A (en) 1989-08-01
EP0259098A3 (en) 1988-05-18
HK44092A (en) 1992-06-26
US4676869A (en) 1987-06-30
DE3768881D1 (de) 1991-05-02
SG102291G (en) 1992-01-17
ES2021366B3 (es) 1991-11-01
EP0259098B1 (en) 1991-03-27
EP0259098A2 (en) 1988-03-09

Similar Documents

Publication Publication Date Title
JPS6340337A (ja) 集積回路分離法
EP0259098B1 (en) Integrated circuits having stepped dielectric regions
GB2071911A (en) Forming oxide isolation regions in silicon
JPH0216574B2 (ja)
EP0095328B1 (en) Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region
KR100355691B1 (ko) Iii-v족반도체구조의 제조방법
USRE33622E (en) Integrated circuits having stepped dielectric regions
JP2896072B2 (ja) 半導体素子のフィールド酸化膜の形成方法
EP0120614B1 (en) Method of manufacturing a semiconductor device having isolation regions
JPH05849B2 (ja)
CN1132411A (zh) 在半导体器件间设置隔离的方法
US6245643B1 (en) Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution
CN115696922B (zh) 半导体结构的制备方法及半导体结构
JPH03153031A (ja) 半導体装置の製造方法
JPS6231492B2 (ja)
JPH079930B2 (ja) 半導体装置の製造方法
JPS59208744A (ja) 半導体装置
EP0496169A1 (en) Method of integrated circuit fabrication including filling windows with conducting material
JPH0257701B2 (ja)
KR100275116B1 (ko) 반도체소자의커패시터형성방법
JPS5950540A (ja) 半導体装置の製造方法
JPS5931215B2 (ja) 絶縁層の形成方法
JPH065585A (ja) 半導体装置の製造方法
JP2002009144A (ja) 半導体装置の製造方法
JPH0620138B2 (ja) 薄膜型ｍｏｓ構造半導体装置の製造法