JPS5820149B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5820149B2 JPS5820149B2 JP51125951A JP12595176A JPS5820149B2 JP S5820149 B2 JPS5820149 B2 JP S5820149B2 JP 51125951 A JP51125951 A JP 51125951A JP 12595176 A JP12595176 A JP 12595176A JP S5820149 B2 JPS5820149 B2 JP S5820149B2
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- JP
- Japan
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- layer
- silicon layer
- insulating layer
- polycrystalline silicon
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置特にそのメモリセルの構造に関す
る。
る。
半導体記憶装置にはＩ Ｔｒ、Ｃｅ１ｌ（１）ランジス
タ型メモリセル）と呼ばれるメモリセルがあり、これは
等節回路的にはコンデンサとスイッチング用トランジス
タからなり、このコンデンサとトランジスタを半導体基
板表面に沿って横に並べた形状をなす。
タ型メモリセル）と呼ばれるメモリセルがあり、これは
等節回路的にはコンデンサとスイッチング用トランジス
タからなり、このコンデンサとトランジスタを半導体基
板表面に沿って横に並べた形状をなす。
かかる、いわば平面状配置より立体的配置にすれば、当
然集積度は上る。
然集積度は上る。
本発明はかかる点に着目してなされたものであり、その
特徴とする所は一導電型の半導体基板に一部窓開けした
絶縁層を介して一導電型の多結晶シリコン層を形成し、
該多結晶シリコン層にゲート部を残して反対導電型の不
純物を注入して高不純物濃度のかつ反対導電型のソース
領域およびドレイン領域を作り、該ゲート部に絶縁層を
介してゲート電極を取付けたことにある。
特徴とする所は一導電型の半導体基板に一部窓開けした
絶縁層を介して一導電型の多結晶シリコン層を形成し、
該多結晶シリコン層にゲート部を残して反対導電型の不
純物を注入して高不純物濃度のかつ反対導電型のソース
領域およびドレイン領域を作り、該ゲート部に絶縁層を
介してゲート電極を取付けたことにある。
次に実施例を参照しながらこれを詳細に説明する。
第１図は本発明のメモリセルの等節回路、第２図は本発
明の実施例を示す。
明の実施例を示す。
第１図においてＲは書込み端子でありトランジスタＱの
ソース電極に接続され、Ｂはゲート端子であってトラン
ジスタＱのゲート電極に接続され、該トランジスタのド
レイン電極は読出し端子ＷとコンデンサＣの一方の電極
に接続され、該コンデンサの他方の電極は抵抗成分を通
してＲに接続される。
ソース電極に接続され、Ｂはゲート端子であってトラン
ジスタＱのゲート電極に接続され、該トランジスタのド
レイン電極は読出し端子ＷとコンデンサＣの一方の電極
に接続され、該コンデンサの他方の電極は抵抗成分を通
してＲに接続される。
本発明ではこのメモリセルは第２図に示すように具体化
される。
される。
第２図において１はＰ型シリコン半導体基板であり、活
性領域を囲んでプラノジス法によりフィールド酸化膜３
ａ、３ｂ、およびチャンネルストップ２ａ、２ｂが形成
される。
性領域を囲んでプラノジス法によりフィールド酸化膜３
ａ、３ｂ、およびチャンネルストップ２ａ、２ｂが形成
される。
活性領域には基板１の表面側にＮ型シリ３７層４が形成
され、その上部に一部は絶縁層３ｃを介して多結晶シリ
コン層５ａ、５ｂ、５ｃが形成される。
され、その上部に一部は絶縁層３ｃを介して多結晶シリ
コン層５ａ、５ｂ、５ｃが形成される。
このシリコン層５ａ、５ｃはＮ＋型であり、中央のシリ
コン層５ｂはＰ−型であり、この層５ｂ上に絶縁層６を
介してゲート電極７が形成される。
コン層５ｂはＰ−型であり、この層５ｂ上に絶縁層６を
介してゲート電極７が形成される。
これらの部材５ａ〜５ｃ、６，７はＭＯＳＦＥＴを構成
し、シリコン層５ａはドレイン領域、シリコン層５ｃは
ソース領域となる。
し、シリコン層５ａはドレイン領域、シリコン層５ｃは
ソース領域となる。
次に第１図を参照しながら第２図のメモリセルの動作を
説明する。
説明する。
先ずこのメモリセルに記憶させる場合は、端子Ｗに正電
圧を印加し、端子Ｒに負電圧を印加する。
圧を印加し、端子Ｒに負電圧を印加する。
かかる状態でゲート端子Ｂに加える電圧を例えばＯにし
てゲートをオフにすると、層５ａ下の絶縁層３ｃの下部
のＮ−型層４が蓄積モードとなり端子Ｒ１層５ｃから該
層４へ電荷（電子）が注入されて蓄積し ｕ ｌ ｌ＋
が書込まれる。
てゲートをオフにすると、層５ａ下の絶縁層３ｃの下部
のＮ−型層４が蓄積モードとなり端子Ｒ１層５ｃから該
層４へ電荷（電子）が注入されて蓄積し ｕ ｌ ｌ＋
が書込まれる。
この書込まれる電姑の量は層５ａに加える電圧を変える
ことにより調整でき、多値レベルでの記憶が可能である
。
ことにより調整でき、多値レベルでの記憶が可能である
。
ｆＴ Ｏ９１の書き込みには端子Ｂに加える電圧を本例
では正にしてゲートをオンにして行なう。
では正にしてゲートをオンにして行なう。
このとき電荷は端子Ｒ１層５ｃからゲート下のチャンネ
ルを通って層５ａに流れ、Ｎ−型シリコン層４は蓄積モ
ードになるが電荷は注入されない。
ルを通って層５ａに流れ、Ｎ−型シリコン層４は蓄積モ
ードになるが電荷は注入されない。
読出しを行なうには端子Ｗ、Ｂに加える電圧を例えばＯ
にし、端子Ｒをセンスアンプに接続してフローティング
の状態にする。
にし、端子Ｒをセンスアンプに接続してフローティング
の状態にする。
かかる状態ではＮ−型シリコン層４に電荷が蓄積されて
いる場合は電荷が層５ｃへ放出され、その電位が変る。
いる場合は電荷が層５ｃへ放出され、その電位が変る。
この電位変動はセンスアンプに感知され ｆｌ ｌ １
１が検出される。
１が検出される。
まだＮ−型シリコン層に電荷が蓄積されていない場合は
該電位変化がなく、これによりセンスアンプは０″を出
力する。
該電位変化がなく、これによりセンスアンプは０″を出
力する。
このメモリセルは、電荷を蓄積する層４、第１図で言え
ばコンデンサＣ上に、部材５〜７からなるトランジスタ
Ｑが重ねられた構造をなしているので占有面積が小さく
、従って集積度が上る。
ばコンデンサＣ上に、部材５〜７からなるトランジスタ
Ｑが重ねられた構造をなしているので占有面積が小さく
、従って集積度が上る。
また電荷蓄積部は他の電荷または配線を流れる電流など
の影響を受けて電荷の四散、消滅が生じ易いが、このメ
モリセルでは電荷蓄積層４上に高不純物濃度のドレイン
領域５ａが形成されているのでこれがシールド効果を生
じ、電荷の四散、消滅は回避できる。
の影響を受けて電荷の四散、消滅が生じ易いが、このメ
モリセルでは電荷蓄積層４上に高不純物濃度のドレイン
領域５ａが形成されているのでこれがシールド効果を生
じ、電荷の四散、消滅は回避できる。
このＮ−型シリコン層４はＰ型基板１の反転層で形成し
てもよいが、不純物拡散によりこの層４を設けた方が電
荷蓄積量が犬に々る。
てもよいが、不純物拡散によりこの層４を設けた方が電
荷蓄積量が犬に々る。
更にこのメモリセルではＩＴｒ、Ｃｅ＃より読取り、書
込み線の容量が減少する。
込み線の容量が減少する。
第３図〜第１０図は、このメモリセルの製造工程の一例
を示す。
を示す。
まず第３図に示すようにプラノジス法によりＰ型シリコ
ン半導体基板１のフィルド部に適当な厚みの絶縁層（Ｓ
ｉＯ□）３ａ、３ｂと、その下部の基板にＰ 型チャン
ネルストップ２を形成する。
ン半導体基板１のフィルド部に適当な厚みの絶縁層（Ｓ
ｉＯ□）３ａ、３ｂと、その下部の基板にＰ 型チャン
ネルストップ２を形成する。
次に第４図に示す如く熱酸化により基板１の活性領域表
面に薄く絶縁層（ＳｉＯ２）３ｃを形成する。
面に薄く絶縁層（ＳｉＯ２）３ｃを形成する。
しかるのちＮ型不純物をイオン打込みし、必要に応じて
熱処理して活性領域の、基板表面にＮ−型シリコン層４
を形成する。
熱処理して活性領域の、基板表面にＮ−型シリコン層４
を形成する。
その後選択エツチングにより窓開きを行ない、ソース領
域５ｃと層４との接触部分の絶縁層３ｃを除去する。
域５ｃと層４との接触部分の絶縁層３ｃを除去する。
かかる状態を第５図に示す。次に第６図に示すように表
面上にＣＶＤ法によりＰ型不純物をドープした多結晶シ
リコンを成長させ、Ｐ−型多結晶シリコン層５を形成す
る。
面上にＣＶＤ法によりＰ型不純物をドープした多結晶シ
リコンを成長させ、Ｐ−型多結晶シリコン層５を形成す
る。
この層５は層４とオーム接触する。
その後第７図に示す如く表面にレジスト膜８を被着する
。
。
しかるのちゲート電極形成部分のレジスト膜を残して他
のレジスト膜部分を剥離し、残ったレジスト膜８をマス
クとして多結晶シリコン層５にＮ型不純物を高濃度にイ
オン打込みし、マスクの影になる部分５ｂを除いてその
両側の部分５ａ、５ｃをＮ＋型にする。
のレジスト膜部分を剥離し、残ったレジスト膜８をマス
クとして多結晶シリコン層５にＮ型不純物を高濃度にイ
オン打込みし、マスクの影になる部分５ｂを除いてその
両側の部分５ａ、５ｃをＮ＋型にする。
かかる状態を第８図に示す。次に第９図に示すようにマ
スクを除去し、多結晶シリコン層５の表面に例えば熱酸
化により絶縁層６ａを形成した後、金属例えばアルミニ
ウムを蒸着して金属層７ａを被着する。
スクを除去し、多結晶シリコン層５の表面に例えば熱酸
化により絶縁層６ａを形成した後、金属例えばアルミニ
ウムを蒸着して金属層７ａを被着する。
しかるのち、これをパターニングしてゲート電極７およ
びその下部の絶縁層６を形成する。
びその下部の絶縁層６を形成する。
かかる状態を第１０図に示す。
次に第２図に示すようにＮ 型多結晶シリコン層５ａ、
５ｃを適当な長さにパターニングしてメモリセルとする
。
５ｃを適当な長さにパターニングしてメモリセルとする
。
この方法によればゲート部をマスクしてイオン打込みす
ることにより簡単にソース、ド〈イン拡散ができ、しか
もこのソース、ドレイン領域は配線を兼ねており、マス
ク位置合せが容易などと相俟って製造が極めて簡単であ
る。
ることにより簡単にソース、ド〈イン拡散ができ、しか
もこのソース、ドレイン領域は配線を兼ねており、マス
ク位置合せが容易などと相俟って製造が極めて簡単であ
る。
以上詳細に説明したように本発明によれば集積度が高く
、また構造が簡単で製造が容易な半導体記憶装置が得ら
れる。
、また構造が簡単で製造が容易な半導体記憶装置が得ら
れる。
第１図は本発明のメモリセルの等価回路図、第２図は本
発明のメモリセルの実施例を示す断面図、第３図〜第１
０図は第２図の装置の製造工程を示す断面図である。 図においてＷ、Ｒ，Ｂは端子、１は半導体基板、２はチ
ャンネルストップ、３，６は絶縁層、５は多結晶半導体
層、５ａはドレイン領域、５ｃはソース領域、７はゲー
ト電極である。
発明のメモリセルの実施例を示す断面図、第３図〜第１
０図は第２図の装置の製造工程を示す断面図である。 図においてＷ、Ｒ，Ｂは端子、１は半導体基板、２はチ
ャンネルストップ、３，６は絶縁層、５は多結晶半導体
層、５ａはドレイン領域、５ｃはソース領域、７はゲー
ト電極である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板に一部窓開けした絶縁層を介
して一導電型の多結晶シリコン層を形成し、該多結晶シ
リコン層にゲート部を残して反対導電型の不純物を注入
して高不純物濃度のかつ反対導電型のソース領域および
ドレイン領域を作り、該ゲート部に絶縁層を介してゲー
ト電極を取付けたことを特徴とする半導体記憶装置。 ２ 半導体基板が絶縁層下部の表面に、低不純物濃度の
かつ反対導電型の電荷蓄積層を備えることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51125951A JPS5820149B2 (ja) | 1976-10-20 | 1976-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51125951A JPS5820149B2 (ja) | 1976-10-20 | 1976-10-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5350985A JPS5350985A (en) | 1978-05-09 |
| JPS5820149B2 true JPS5820149B2 (ja) | 1983-04-21 |
Family
ID=14922998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51125951A Expired JPS5820149B2 (ja) | 1976-10-20 | 1976-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820149B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685855A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor memory element |
| JPS57176757A (en) * | 1981-04-22 | 1982-10-30 | Nec Corp | Semiconductor device |
| JPS6344755A (ja) * | 1987-08-10 | 1988-02-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | 半導体集積回路装置 |
-
1976
- 1976-10-20 JP JP51125951A patent/JPS5820149B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5350985A (en) | 1978-05-09 |
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