JPH01255269A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01255269A JPH01255269A JP63082311A JP8231188A JPH01255269A JP H01255269 A JPH01255269 A JP H01255269A JP 63082311 A JP63082311 A JP 63082311A JP 8231188 A JP8231188 A JP 8231188A JP H01255269 A JPH01255269 A JP H01255269A
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- Japan
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- polysilicon
- film
- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体記↑、α装置、詳しくは、セル自体に
増幅作用を有するゲインセルに関するものである。
増幅作用を有するゲインセルに関するものである。
（従来の技術）
従来、ゲインセルとしては日経エレクトロニクス、１９
８５年１０月７日号、 Ｐ２５５〜Ｐ２７４に開示さ
れるものがあり、基本構造はＥＦＲＯＭの多結晶シリコ
ンフ１コーティングゲートに多結晶シリコントラ、・ジ
スタが接続されたかたちとなっていた。
８５年１０月７日号、 Ｐ２５５〜Ｐ２７４に開示さ
れるものがあり、基本構造はＥＦＲＯＭの多結晶シリコ
ンフ１コーティングゲートに多結晶シリコントラ、・ジ
スタが接続されたかたちとなっていた。
ゲインセルの基本構造を第６図（ａ）、 （ｂ）に、ま
た電気的等価回路を第７図に示す。ゲインセルは平面的
に配置された２個のトランジスタ１．２と１個のキヤパ
シタＣ１からなり、トランジスタのうち１個（トランジ
スタｌ）はセルの面積を小さくするために酸化膜３の上
に多結晶シリコントランジスタｌとして形成されている
。このトランジスタ１は他の１個のセンス用トランジス
タ２のゲート電極（１３号電荷蓄積領域）に接続されて
おり、書込みビット線４からのデータの書込みに使われ
る。ビット線およびワード線としては、前記書込みビッ
ト線４のほか、読出しピント線５．書込みワード線６、
続出しワード線７が設けられている。
た電気的等価回路を第７図に示す。ゲインセルは平面的
に配置された２個のトランジスタ１．２と１個のキヤパ
シタＣ１からなり、トランジスタのうち１個（トランジ
スタｌ）はセルの面積を小さくするために酸化膜３の上
に多結晶シリコントランジスタｌとして形成されている
。このトランジスタ１は他の１個のセンス用トランジス
タ２のゲート電極（１３号電荷蓄積領域）に接続されて
おり、書込みビット線４からのデータの書込みに使われ
る。ビット線およびワード線としては、前記書込みビッ
ト線４のほか、読出しピント線５．書込みワード線６、
続出しワード線７が設けられている。
ゲインセルの詳しい動作を説明するために動作例を第８
図（ａ）〜（ｄ）に示す。この例ではトランジスタ１，
２のいずれもがｎＭＯ３であると仮定している。書込み
ワード線６の駆動電圧は、書込みトランジスタである多
結晶シリコントランジスタ１のしきい値電圧を考慮して
“１″°のデータ５■より高くしである。容量結合の度
合いは、上部キャパシタＣ３とセンス用トランジスタ２
のゲート酸化膜容ｆｆｉ ｃ ｔ の比によって決まる
。第８図では容量の比が３：２の場合を示す。
図（ａ）〜（ｄ）に示す。この例ではトランジスタ１，
２のいずれもがｎＭＯ３であると仮定している。書込み
ワード線６の駆動電圧は、書込みトランジスタである多
結晶シリコントランジスタ１のしきい値電圧を考慮して
“１″°のデータ５■より高くしである。容量結合の度
合いは、上部キャパシタＣ３とセンス用トランジスタ２
のゲート酸化膜容ｆｆｉ ｃ ｔ の比によって決まる
。第８図では容量の比が３：２の場合を示す。
“°１パを書込む場合の印加電圧条件を第８図（１つ）
に示す。続出しワード線７に５ｙ、書込みワード線６に
７Ｖ、書込みピント線４に５■を印加すると、信号電荷
蓄積領域（センス用トランジスタ２のゲート電極）の電
位が５Ｖになる。待機時にワード線６．７およびビット
線４がすべてＯＶに下がると、信号電荷蓄積領域の電位
は２■まで下がる（第８図（ｂ） ”）。センス用トラ
ンジスタ２のしきい値電圧を２■以上にしておけば、待
機時には電流が流れない。
に示す。続出しワード線７に５ｙ、書込みワード線６に
７Ｖ、書込みピント線４に５■を印加すると、信号電荷
蓄積領域（センス用トランジスタ２のゲート電極）の電
位が５Ｖになる。待機時にワード線６．７およびビット
線４がすべてＯＶに下がると、信号電荷蓄積領域の電位
は２■まで下がる（第８図（ｂ） ”）。センス用トラ
ンジスタ２のしきい値電圧を２■以上にしておけば、待
機時には電流が流れない。
″“０”を書込む場合の印加電圧条件を第８図ｆｃ）に
示す。読出しワード線７に５Ｖ、書込みワード線６に７
Ｖ、書込みビット線４に０■を印加すると、信号電荷蓄
積領域の電位が０■になる。待機時にワード線７，６お
よびビット線４がすべてＯＶに下がると、信号電荷蓄積
領域の電位は一３ｖまで下がる（第８図（ｄ））。書込
みトランジスタ（多結晶シリコントランジスタ１）のし
きい値電圧が３ｖ以下であればこのトランジスタｌはオ
ンとなり、信号電荷が少し失われる。このため、読出し
の時に信号電荷蓄積領域の電位がＯＶより少し高くなる
が、センス用トランジスタ２のしきい値電圧より低（な
るようにしておけば、センス用トランジスタ２はオフの
ままで電流は流れない。
示す。読出しワード線７に５Ｖ、書込みワード線６に７
Ｖ、書込みビット線４に０■を印加すると、信号電荷蓄
積領域の電位が０■になる。待機時にワード線７，６お
よびビット線４がすべてＯＶに下がると、信号電荷蓄積
領域の電位は一３ｖまで下がる（第８図（ｄ））。書込
みトランジスタ（多結晶シリコントランジスタ１）のし
きい値電圧が３ｖ以下であればこのトランジスタｌはオ
ンとなり、信号電荷が少し失われる。このため、読出し
の時に信号電荷蓄積領域の電位がＯＶより少し高くなる
が、センス用トランジスタ２のしきい値電圧より低（な
るようにしておけば、センス用トランジスタ２はオフの
ままで電流は流れない。
読出しの場合は、書込みビットｖＡ４および書込みワー
ド線６を０■に保持したまま、続出しワード線７に５ｖ
を印加する。この時、“１°゛状態ではセンス用トラン
ジスタ２がオンし、“″Ｏ°゛状態ではセンス用トラン
ジスタ２がオフするため、データの判別（“ｌ”か“０
°”か）が可能となる。
ド線６を０■に保持したまま、続出しワード線７に５ｖ
を印加する。この時、“１°゛状態ではセンス用トラン
ジスタ２がオンし、“″Ｏ°゛状態ではセンス用トラン
ジスタ２がオフするため、データの判別（“ｌ”か“０
°”か）が可能となる。
（発明が解決しようとする課題）
しかるに、以上のような従来のゲインセルでは、２個の
トランジスタ１．２が平面的に配置された構造となって
おり、微細化するためには不向きであった。また、ワー
ド線及びピント線もそれぞれ読出し用と書込み用が必要
であり、これも微細化の障害となっている。
トランジスタ１．２が平面的に配置された構造となって
おり、微細化するためには不向きであった。また、ワー
ド線及びピント線もそれぞれ読出し用と書込み用が必要
であり、これも微細化の障害となっている。
この発明は、以上述べた微細化を行う上での障害となる
要因を除去した半導体記憶装置（ゲインセル）を提供す
ることを目的とする。
要因を除去した半導体記憶装置（ゲインセル）を提供す
ることを目的とする。
（課題を解決するための手段）
この発明は、ゲインセルにおいて、読出しワード線と書
込みワード線を共通とし、かつセンス用トランジスタ上
にワード線の周囲をとり囲むように多結晶シリコントラ
ンジスタを形成するようにしたものである。具体的には
、半導体７．ＣｌｉにＭＩＳ型電界効果トランジスタを
形成し、そのゲート重陽に相当する第１ポリシリコン電
極上に絶縁膜を挟んで第２ポリシリコン電掻を設り、こ
の第２ポリシリコン電極の周囲には前記第１ポリシリコ
ン電極の導電型と逆導電型の第３ポリシリコン膜を絶縁
膜を挟んで設け、この第３ポリシリコン膜は一部が前記
第１ポリシリコン電極と接触するようにし、さらに第３
ポリシリコン膜には前記接触部から離れた部分に第１ポ
リシリコン電掻と同一導電型の不純物領域を形成するよ
うにする。
込みワード線を共通とし、かつセンス用トランジスタ上
にワード線の周囲をとり囲むように多結晶シリコントラ
ンジスタを形成するようにしたものである。具体的には
、半導体７．ＣｌｉにＭＩＳ型電界効果トランジスタを
形成し、そのゲート重陽に相当する第１ポリシリコン電
極上に絶縁膜を挟んで第２ポリシリコン電掻を設り、こ
の第２ポリシリコン電極の周囲には前記第１ポリシリコ
ン電極の導電型と逆導電型の第３ポリシリコン膜を絶縁
膜を挟んで設け、この第３ポリシリコン膜は一部が前記
第１ポリシリコン電極と接触するようにし、さらに第３
ポリシリコン膜には前記接触部から離れた部分に第１ポ
リシリコン電掻と同一導電型の不純物領域を形成するよ
うにする。
（作 用）
上記具体的構造では、半導体基板に形成されたＭＩＳ型
電界効果１−ランジスタにより第２図の電気的等価回路
図のセンス用トランジスタが形成される。また、そのト
ランジスタのゲート電極（第１ポリシリコン電掻）、第
３ポリシリコン膜、該ポリシリコン膜に形成された不純
物領域、および第２ポリシリコン電極により多結晶シリ
コントランジスタが形成される。さらに、不純物領域は
書込みビット線ともなり、この書込みビット線と上記セ
ンス用トランジスタのゲート電極（信号電荷蓄積領域）
間に多結晶シリコントランジスタが接続される。また、
第２ポリシリコン電極は、書込み・続出し共通のワード
線でもあり、この共通ワード線が多結晶シリコントラン
ジスタのゲート電極に接続される。さらに、第１ポリシ
リコン電掻と第２ポリシリコン電掻間でキャパシタが形
成されるものであり、このキャパシタが共通ワード線と
センス用トランジスタのゲート電極間に接続される。
電界効果１−ランジスタにより第２図の電気的等価回路
図のセンス用トランジスタが形成される。また、そのト
ランジスタのゲート電極（第１ポリシリコン電掻）、第
３ポリシリコン膜、該ポリシリコン膜に形成された不純
物領域、および第２ポリシリコン電極により多結晶シリ
コントランジスタが形成される。さらに、不純物領域は
書込みビット線ともなり、この書込みビット線と上記セ
ンス用トランジスタのゲート電極（信号電荷蓄積領域）
間に多結晶シリコントランジスタが接続される。また、
第２ポリシリコン電極は、書込み・続出し共通のワード
線でもあり、この共通ワード線が多結晶シリコントラン
ジスタのゲート電極に接続される。さらに、第１ポリシ
リコン電掻と第２ポリシリコン電掻間でキャパシタが形
成されるものであり、このキャパシタが共通ワード線と
センス用トランジスタのゲート電極間に接続される。
そして、このように形成されたゲインセルは、第３図お
よび第４図の動作例に示すように、書込みピント線（不
純物領域）の電圧を例えば０■あるいは５■と変えて共
通ワードＩａ（第２ポリシリコン電極）に５■を印加す
ることにより、“１゛。
よび第４図の動作例に示すように、書込みピント線（不
純物領域）の電圧を例えば０■あるいは５■と変えて共
通ワードＩａ（第２ポリシリコン電極）に５■を印加す
ることにより、“１゛。
あるいは“０パが書込まれる。一方、書込みピント線を
Ｏ■、共通ワード線を一５■とすることにより、書込ま
れた“１°゛あるいは“０°゛が読出される。
Ｏ■、共通ワード線を一５■とすることにより、書込ま
れた“１°゛あるいは“０°゛が読出される。
（実施例）
以下この発明の一実施例を図面を参照して説明する。
第１図はこの発明の一実施例の断面図である。
この図において、１１はｎ型シリコン基板であり、この
ｎ型シリコン基板１１には、該基板１１の表面上のゲー
ト酸化膜１２とｎ゛の第１ポリシリコン電極１３（ゲー
ト電極）、および基板１１の表面部内に形成されたｐｏ
のソース・ドレイン領域１４ａ、１４ｂによりＭＯ８型
ＦＥＴが形成される。また、そのＭＯＳ型ＦＩＥＴの第
１ポリシリコン電掻１３（ゲート電極）上にはシリコン
窒化１１９１５を挟んでｎ′の第２ポリシリコン電１１
Ｇが設けられる。さらに、この第２ポリシリコン電掻１
６の周囲には酸化膜１７を挾んでｐ型の第３ポリシリコ
ン膜１８が設けられ、この第３ポリシリコン膜Ｉ８は、
前記第２ポリシリコン電極１Ｇの側面に位置する部分の
下面が前記第１ポリシリコン電掻１３の上面に接する一
方、第２ポリシリコン電極１６の上面に位置する部分に
ｎ゛の不純物領域１９が形成される。
ｎ型シリコン基板１１には、該基板１１の表面上のゲー
ト酸化膜１２とｎ゛の第１ポリシリコン電極１３（ゲー
ト電極）、および基板１１の表面部内に形成されたｐｏ
のソース・ドレイン領域１４ａ、１４ｂによりＭＯ８型
ＦＥＴが形成される。また、そのＭＯＳ型ＦＩＥＴの第
１ポリシリコン電掻１３（ゲート電極）上にはシリコン
窒化１１９１５を挟んでｎ′の第２ポリシリコン電１１
Ｇが設けられる。さらに、この第２ポリシリコン電掻１
６の周囲には酸化膜１７を挾んでｐ型の第３ポリシリコ
ン膜１８が設けられ、この第３ポリシリコン膜Ｉ８は、
前記第２ポリシリコン電極１Ｇの側面に位置する部分の
下面が前記第１ポリシリコン電掻１３の上面に接する一
方、第２ポリシリコン電極１６の上面に位置する部分に
ｎ゛の不純物領域１９が形成される。
このような構成においては、ｎ型シリコン基板１１に形
成されたＭＯ３型ＦＩＥＴにより第２図の電気的等価回
路図のセンス用トランジスタ２１が形成される。また、
第１ポリシリコン電極１３゜第３ポリシリコン膜１８．
該ポリシリコン膜１８に形成された不純物領域１９、お
よび第２ポリシリコン電極１６により多結晶シリコント
ランジスタ２２が形成される。さらに、不純物領域１９
は書込みビット線１９（不純物領域と同一符号を付す）
ともなり、この書込みビット線１９と上記センス用トラ
ンジスタ２Ｉのゲート電極（第１ポリシリコン電掻１３
であり、信号電荷蓄積領域）間に多結晶シリコントラン
ジスタ２２が接続される。
成されたＭＯ３型ＦＩＥＴにより第２図の電気的等価回
路図のセンス用トランジスタ２１が形成される。また、
第１ポリシリコン電極１３゜第３ポリシリコン膜１８．
該ポリシリコン膜１８に形成された不純物領域１９、お
よび第２ポリシリコン電極１６により多結晶シリコント
ランジスタ２２が形成される。さらに、不純物領域１９
は書込みビット線１９（不純物領域と同一符号を付す）
ともなり、この書込みビット線１９と上記センス用トラ
ンジスタ２Ｉのゲート電極（第１ポリシリコン電掻１３
であり、信号電荷蓄積領域）間に多結晶シリコントラン
ジスタ２２が接続される。
また、第２ポリシリコン電極１６は、書込み・続出し共
通のワードＮｆＡ１６（第２ポリシリコン電極と同一符
号を付す）であり、この共通ワード線１６が多結晶シリ
コントランジスタ２２のゲート電極に接続される。多結
晶シリコントランジスタ２２は共通ワード線１Ｇの周囲
に形成されているともいえる。また、第１ポリシリコン
電極１３と第２ポリシリコン電ｆｆ１１６間でキャパシ
タＣ１が形成されるものであり、このキャパシタＣ１が
共通ワード線１６とセンス用トランジスタ２１のゲート
電極間に接続される。さらに、センス用トランジスタ２
１のソース領域１４ａは第１図では図示されていないへ
〇配線からなる読出しビット線２３に接続されることに
なる。
通のワードＮｆＡ１６（第２ポリシリコン電極と同一符
号を付す）であり、この共通ワード線１６が多結晶シリ
コントランジスタ２２のゲート電極に接続される。多結
晶シリコントランジスタ２２は共通ワード線１Ｇの周囲
に形成されているともいえる。また、第１ポリシリコン
電極１３と第２ポリシリコン電ｆｆ１１６間でキャパシ
タＣ１が形成されるものであり、このキャパシタＣ１が
共通ワード線１６とセンス用トランジスタ２１のゲート
電極間に接続される。さらに、センス用トランジスタ２
１のソース領域１４ａは第１図では図示されていないへ
〇配線からなる読出しビット線２３に接続されることに
なる。
このようなゲインセルの動作例を第３図および第４図に
より説明する。なお、ここでは、第１図の構造から分る
ように多結晶シリコントランジスタ２２はｆ１タイプの
ＭＯＳ ＦＥＴ、センス用トランジスタ２１はｐタイ
プのＭＯＳ ＦＥＴである。
より説明する。なお、ここでは、第１図の構造から分る
ように多結晶シリコントランジスタ２２はｆ１タイプの
ＭＯＳ ＦＥＴ、センス用トランジスタ２１はｐタイ
プのＭＯＳ ＦＥＴである。
また、−例として上部キャパシタＣ１とセンス用トラン
ジスタ２１の酸化膜容量ＣＩ□の比は１：２で、多結晶
シリコントランジスタ２２およびセンス用トランジスタ
２１のしきい値電圧はそれぞれ２Ｖおよび一２Ｖとする
。
ジスタ２１の酸化膜容量ＣＩ□の比は１：２で、多結晶
シリコントランジスタ２２およびセンス用トランジスタ
２１のしきい値電圧はそれぞれ２Ｖおよび一２Ｖとする
。
まず°゛工”の書込み、待Ｒ１続出しについて第３図を
用いて説明する。第３図（ａ）は書込み時の印加電圧条
件およびセンス用トランジスタ２１のゲート電極（信号
電荷蓄積領域）の電位状態および読出しビット線２３の
電位状態を示す。共通ワード線１６に５Ｖ、書込みビッ
ト線１９に０■を印力１１すると、多結晶シリコントラ
ンジスタ２２はオンとなり、信号電荷蓄積領域は古込み
ビット線１９と同電位（０■）となる。この時、センス
用トランジスタ２１はオフであるため、読出しピッ１、
線２３は０■電位である。待機時には、第３図（ｂ）の
ようにワード線１６および書込みビット線１９がＯｖに
なり、信号電荷蓄積領域は−１，６７Ｖの電位になるが
、センス用トランジスタ２１はやはりオフであり、読出
しピント線２３もＯ電位である。
用いて説明する。第３図（ａ）は書込み時の印加電圧条
件およびセンス用トランジスタ２１のゲート電極（信号
電荷蓄積領域）の電位状態および読出しビット線２３の
電位状態を示す。共通ワード線１６に５Ｖ、書込みビッ
ト線１９に０■を印力１１すると、多結晶シリコントラ
ンジスタ２２はオンとなり、信号電荷蓄積領域は古込み
ビット線１９と同電位（０■）となる。この時、センス
用トランジスタ２１はオフであるため、読出しピッ１、
線２３は０■電位である。待機時には、第３図（ｂ）の
ようにワード線１６および書込みビット線１９がＯｖに
なり、信号電荷蓄積領域は−１，６７Ｖの電位になるが
、センス用トランジスタ２１はやはりオフであり、読出
しピント線２３もＯ電位である。
読出し時には、第３図（ｃ）のように、共通ワード線１
６に一５■を印加すると、信号電荷蓄積領域の電位は−
３，３Ｖになる。この時、センス用トランジスタ２Ｉは
オンし、続出しビット線２３の電位は、−３，３Ｖとし
きい値電圧の差に相当する−１．３Ｖとなる。
６に一５■を印加すると、信号電荷蓄積領域の電位は−
３，３Ｖになる。この時、センス用トランジスタ２Ｉは
オンし、続出しビット線２３の電位は、−３，３Ｖとし
きい値電圧の差に相当する−１．３Ｖとなる。
次に、０°°の書込み、待機、読出しについて第４図を
用いて説明する。書込み時には第４図（ａ）のように、
共通ワード線１Ｇに５ｙ、書込みビット線１９に５■を
印加すると、多結晶シリコントランジスタ２２のしきい
値だけ低い電位（３ｖ）が１ａ号電荷蓄積領域に現われ
る。待機時には、第４図（Ｉ））のように、共通ワード
線１６および書込みビット線１９はＯｖになり、信号電
荷蓄積領域は１．３３Ｖになる。続出し時には、第４図
（ｃ１に示すように、共通ワード線１６に一５■を印加
すると、信号電荷蓄積領域は一〇、３３Ｖとなる。した
がって。
用いて説明する。書込み時には第４図（ａ）のように、
共通ワード線１Ｇに５ｙ、書込みビット線１９に５■を
印加すると、多結晶シリコントランジスタ２２のしきい
値だけ低い電位（３ｖ）が１ａ号電荷蓄積領域に現われ
る。待機時には、第４図（Ｉ））のように、共通ワード
線１６および書込みビット線１９はＯｖになり、信号電
荷蓄積領域は１．３３Ｖになる。続出し時には、第４図
（ｃ１に示すように、共通ワード線１６に一５■を印加
すると、信号電荷蓄積領域は一〇、３３Ｖとなる。した
がって。
′°０°°の書込み、待機、読出しを行う時にはいずれ
の場合でもセンス用トランジスタ２１はオフしたままで
あり、続出しビット線２３はＯｖである。
の場合でもセンス用トランジスタ２１はオフしたままで
あり、続出しビット線２３はＯｖである。
一方、前記のように°′ｌ′の書込み後、読出しを行っ
た場合には、読出しビット線２３には負の電位が現われ
る。したがって、読出しビット線２３の電位によりパ１
°゛あるいは”°０゛のデータの判別が可能となる。
た場合には、読出しビット線２３には負の電位が現われ
る。したがって、読出しビット線２３の電位によりパ１
°゛あるいは”°０゛のデータの判別が可能となる。
以上のようなゲインセルは第５図［ａ）〜（局のように
して製造される。
して製造される。
まずｎ型シリコン基板１１の表面に１００〜５００ｎｍ
ｌ’Ｅのフィールド酸化膜３１をウェット酸化により選
択的に形成して基板１１上をアクティブ領域とフィール
ド領域に分けた後、アクティブ領域の基板１１表面にド
ライ酸化によりｌＯ〜３０ｎｍ厚のゲート酸化膜１２（
第１ゲート絶縁膜）を形成する。次に、基板１１上の全
面に第１ポリシリコン膜１３′を！００〜４００ｎｍ厚
にＬＰＣＶＤ などにより堆積させた後、ｐｏｃｐ、雰
囲気でリンを拡散するか、イオン注入でリンあるいはヒ
素などのｒ１型ドーパントを打込むことにより、第１ポ
リシリコン膜１３′をｎ型ポリシリコン膜とする。その
後、ｒ１型の第１ポリシリコン膜１３′１−にＬ Ｐ
Ｇ Ｖ Ｄなどで２０〜８０ｎｍ厚にシリコン窒化膜１
５を堆積さ已た後、該シリコン窒化膜１５ｋに１００〜
４００ｎｎ厚に第２ポリシリコン膜１６′を堆積させ、
第１ポリシリコン膜１３’と同様の処理を行って第２ポ
リシリコン膜１６′をｎ型のポリシリコン膜とする。（
第５図（ａ）） 次に、ｎ型の第２ポリシリコン膜１６′をエツチングし
て第２ポリシリコン電１４１Ｇを形成する（第５図（ｂ
））。
ｌ’Ｅのフィールド酸化膜３１をウェット酸化により選
択的に形成して基板１１上をアクティブ領域とフィール
ド領域に分けた後、アクティブ領域の基板１１表面にド
ライ酸化によりｌＯ〜３０ｎｍ厚のゲート酸化膜１２（
第１ゲート絶縁膜）を形成する。次に、基板１１上の全
面に第１ポリシリコン膜１３′を！００〜４００ｎｍ厚
にＬＰＣＶＤ などにより堆積させた後、ｐｏｃｐ、雰
囲気でリンを拡散するか、イオン注入でリンあるいはヒ
素などのｒ１型ドーパントを打込むことにより、第１ポ
リシリコン膜１３′をｎ型ポリシリコン膜とする。その
後、ｒ１型の第１ポリシリコン膜１３′１−にＬ Ｐ
Ｇ Ｖ Ｄなどで２０〜８０ｎｍ厚にシリコン窒化膜１
５を堆積さ已た後、該シリコン窒化膜１５ｋに１００〜
４００ｎｎ厚に第２ポリシリコン膜１６′を堆積させ、
第１ポリシリコン膜１３’と同様の処理を行って第２ポ
リシリコン膜１６′をｎ型のポリシリコン膜とする。（
第５図（ａ）） 次に、ｎ型の第２ポリシリコン膜１６′をエツチングし
て第２ポリシリコン電１４１Ｇを形成する（第５図（ｂ
））。
その後、酸素雰囲気で酸化することにより、第２．１ミ
リシリコン？？ｉ ｈ ｌ ６の回りに酸化膜１７（第
２ゲート絶縁膜）を形成する（第５図（ｃ））。
リシリコン？？ｉ ｈ ｌ ６の回りに酸化膜１７（第
２ゲート絶縁膜）を形成する（第５図（ｃ））。
その後、同第５図（ｃ）のように第２ポリシリコン電極
１６下以外のシリコン窒化膜１５を除去した後、全面に
第３ポリシリコン膜１８を堆積させる（第５図（ｄ））
。そして、その第３ポリシリコン膜１８のｐ型不純物（
例えばボロン）をイオン注入して該第３ポリシリコン膜
１８をｐ型ポリシリコン膜とする。
１６下以外のシリコン窒化膜１５を除去した後、全面に
第３ポリシリコン膜１８を堆積させる（第５図（ｄ））
。そして、その第３ポリシリコン膜１８のｐ型不純物（
例えばボロン）をイオン注入して該第３ポリシリコン膜
１８をｐ型ポリシリコン膜とする。
次に、第３ポリシリコン膜１８上に選択的にレジストパ
ターン３２を形成し、そのレジストパターン３２をマス
クとして第３ポリシリコン膜１８をエツチングすること
により、該第３ポリシリコン膜１８を第２ポリシリコン
電極１Ｇの周囲にのみ残し、続けて第１ポリシリコン膜
１３’をエツチングすることにより、第３ポリシリコン
膜１８と第２ポリシリコン電極１６の下に第１ポリシリ
コン電梅１３を形成する。その後、前記レジス１−パタ
ーン３２をマスクとしてボロンなどのｐ型不純物を基板
１１にイオン注入することにより、該基ｉｌｌ内にソー
ス・ドレイン領域１４ａ、１４ｂを形成する。（第５図
（ｅ）） 次に、全面にＰＳＧ、ＢＰＳＧあるいはＮＳＣなどの第
１中間絶縁ｐＩ！Ｑ３３を１００〜６００ｎｍ厚に堆積
させた後、この第１中間絶縁膜３３に開口部３４を形成
して前記第３ポリシリコンＩＩＱ ｌ ８の上面の一部
を露光さゼる。そして、その露光部分にヒ素、リンなど
のｎ型不純物を拡散またはイオン注入などによりドープ
させ、活性化の熱処理を行うことにより、第３ポリシリ
コンＩＩＱ １ Ｂにｎ。
ターン３２を形成し、そのレジストパターン３２をマス
クとして第３ポリシリコン膜１８をエツチングすること
により、該第３ポリシリコン膜１８を第２ポリシリコン
電極１Ｇの周囲にのみ残し、続けて第１ポリシリコン膜
１３’をエツチングすることにより、第３ポリシリコン
膜１８と第２ポリシリコン電極１６の下に第１ポリシリ
コン電梅１３を形成する。その後、前記レジス１−パタ
ーン３２をマスクとしてボロンなどのｐ型不純物を基板
１１にイオン注入することにより、該基ｉｌｌ内にソー
ス・ドレイン領域１４ａ、１４ｂを形成する。（第５図
（ｅ）） 次に、全面にＰＳＧ、ＢＰＳＧあるいはＮＳＣなどの第
１中間絶縁ｐＩ！Ｑ３３を１００〜６００ｎｍ厚に堆積
させた後、この第１中間絶縁膜３３に開口部３４を形成
して前記第３ポリシリコンＩＩＱ ｌ ８の上面の一部
を露光さゼる。そして、その露光部分にヒ素、リンなど
のｎ型不純物を拡散またはイオン注入などによりドープ
させ、活性化の熱処理を行うことにより、第３ポリシリ
コンＩＩＱ １ Ｂにｎ。
の不純物領域１９を形成する。（第５図（ｒ））次に、
第１中間絶縁ＩＥＪ３３上の全面に同様材質の第２中間
絶縁膜３５を１００〜６００ｎ＋ｉ堆積さゼた後、これ
ら中間絶縁膜３５．３３にソース領域１４ａに到達する
コンタクトホール３６を開け、そのコンタクトホール３
６を通しでソース領域１４ａに接続される続出しビット
線２３をＡｌの蒸＠（３００〜９００ｎｍ）とエツチン
グにより形成する。（第５図１ 以上で第１図の主要構造を有するゲインセルが完成する
。
第１中間絶縁ＩＥＪ３３上の全面に同様材質の第２中間
絶縁膜３５を１００〜６００ｎ＋ｉ堆積さゼた後、これ
ら中間絶縁膜３５．３３にソース領域１４ａに到達する
コンタクトホール３６を開け、そのコンタクトホール３
６を通しでソース領域１４ａに接続される続出しビット
線２３をＡｌの蒸＠（３００〜９００ｎｍ）とエツチン
グにより形成する。（第５図１ 以上で第１図の主要構造を有するゲインセルが完成する
。
（発明の効果）
以上詳細に説明したように、この発明によれば、読出し
ワード線と書込みワード線を共通にして、センス用トラ
ンジスタ上にワード線をとり囲むように多結晶シリコン
トランジスタを形成したので、配線の本数が城少し、か
つセルの占有面積がほぼトランジスタ１個分となり、し
たがって集積度を飛躍的に向上さゼることができる。ま
た第５圓の製造方法から明らかなように、この発明のゲ
インセルは通常の工程以外は使わずに止転的簡単に製造
することができ、実用化が容易である。
ワード線と書込みワード線を共通にして、センス用トラ
ンジスタ上にワード線をとり囲むように多結晶シリコン
トランジスタを形成したので、配線の本数が城少し、か
つセルの占有面積がほぼトランジスタ１個分となり、し
たがって集積度を飛躍的に向上さゼることができる。ま
た第５圓の製造方法から明らかなように、この発明のゲ
インセルは通常の工程以外は使わずに止転的簡単に製造
することができ、実用化が容易である。
第１図はこの発明の半導体記憶装置の一実施例を示す断
面図、第２図は第１図−実施例の電気的等価回路図、第
３図および第４図は上記一実施例の動作例を示す回路図
、第５図は一実施例の装置の製造工程断面図、第６図は
従来のゲインセルの基本構造を示す平面図および断面図
、第７図は従来のゲインセルの電気的等価回路図、第８
図は従来のゲインセルの動作例を示す回路図である。 １１・・・ｎ型シリコン基板、１２・・・ゲート酸化膜
、Ｉ３・・・第１ポリシリコン膜、１４ａ、１４ｂ・・
・ソース・ドレイン領域、１５・・・シリコン窒化膜、
１６・・・第２ポリシリコン電極、１７・・・酸化膜、
１８・・・第３ポリシリコン膜、１９・・・不純物領域
。 本発明−ｊ乃也例の断面ｍ 第１図 第２図 第６図 第７図 第８図
面図、第２図は第１図−実施例の電気的等価回路図、第
３図および第４図は上記一実施例の動作例を示す回路図
、第５図は一実施例の装置の製造工程断面図、第６図は
従来のゲインセルの基本構造を示す平面図および断面図
、第７図は従来のゲインセルの電気的等価回路図、第８
図は従来のゲインセルの動作例を示す回路図である。 １１・・・ｎ型シリコン基板、１２・・・ゲート酸化膜
、Ｉ３・・・第１ポリシリコン膜、１４ａ、１４ｂ・・
・ソース・ドレイン領域、１５・・・シリコン窒化膜、
１６・・・第２ポリシリコン電極、１７・・・酸化膜、
１８・・・第３ポリシリコン膜、１９・・・不純物領域
。 本発明−ｊ乃也例の断面ｍ 第１図 第２図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板にＭＩＳ型電界効果トランジスタが形
成され、 （ｂ）そのゲート電極に相当する第１ポリシリコン電極
上には、絶縁膜を挟んで第２ポリシリコン電極が設けら
れ、 （ｃ）この第２ポリシリコン電極の周囲には前記第１ポ
リシリコン電極の導電型と逆導電型の第３ポリシリコン
膜が絶縁膜を挟んで設けられ、 （ｄ）この第３ポリシリコン膜は一部が前記第１ポリシ
リコン電極と接触し、さらにこの接触部から離れた他の
部分に、第１ポリシリコン電極と同一導電型の不純物領
域が形成されてなる半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082311A JPH01255269A (ja) | 1988-04-05 | 1988-04-05 | 半導体記憶装置 |
| US07/332,584 US4920391A (en) | 1988-04-05 | 1989-04-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082311A JPH01255269A (ja) | 1988-04-05 | 1988-04-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255269A true JPH01255269A (ja) | 1989-10-12 |
Family
ID=13771017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082311A Pending JPH01255269A (ja) | 1988-04-05 | 1988-04-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920391A (ja) |
| JP (1) | JPH01255269A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675160A (en) * | 1995-03-15 | 1997-10-07 | Nec Corporation | Semiconductor memory device having an internal amplification function |
| WO2000070682A1 (en) * | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2001195879A (ja) * | 1999-11-05 | 2001-07-19 | Hitachi Ltd | 半導体装置 |
| US6762951B2 (en) | 2001-11-13 | 2004-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2011129893A (ja) * | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011238333A (ja) * | 2010-04-07 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
| JP2015079965A (ja) * | 2010-05-20 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017126763A (ja) * | 2012-03-05 | 2017-07-20 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| JP2025019099A (ja) * | 2010-02-05 | 2025-02-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247198A (en) * | 1988-09-20 | 1993-09-21 | Hitachi, Ltd. | Semiconductor integrated circuit device with multiplayered wiring |
| US5770892A (en) * | 1989-01-18 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| JP3011416B2 (ja) * | 1989-04-14 | 2000-02-21 | 株式会社東芝 | スタティック型メモリ |
| JPH03218637A (ja) * | 1989-11-01 | 1991-09-26 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置とその製造方法 |
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| DE10212878B4 (de) * | 2002-03-22 | 2007-11-29 | Qimonda Ag | Halbleiterschaltungsanordnung und Halbleiterspeichereinrichtung |
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| CN102668063B (zh) | 2009-11-20 | 2015-02-18 | 株式会社半导体能源研究所 | 半导体装置 |
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| JPS6177359A (ja) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | 半導体記憶装置 |
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-
1988
- 1988-04-05 JP JP63082311A patent/JPH01255269A/ja active Pending
-
1989
- 1989-04-03 US US07/332,584 patent/US4920391A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2015079965A (ja) * | 2010-05-20 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016181701A (ja) * | 2010-05-20 | 2016-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017126763A (ja) * | 2012-03-05 | 2017-07-20 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| US10170630B2 (en) | 2012-03-05 | 2019-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor memory device |
| JP2020127053A (ja) * | 2012-03-05 | 2020-08-20 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| JP2021121027A (ja) * | 2012-03-05 | 2021-08-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4920391A (en) | 1990-04-24 |
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