JPS58209162A - スイツチ回路 - Google Patents
スイツチ回路Info
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- JPS58209162A JPS58209162A JP58079478A JP7947883A JPS58209162A JP S58209162 A JPS58209162 A JP S58209162A JP 58079478 A JP58079478 A JP 58079478A JP 7947883 A JP7947883 A JP 7947883A JP S58209162 A JPS58209162 A JP S58209162A
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- Japan
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- thyristor
- doped
- impurity
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0403—Modifications for accelerating switching in thyristor switches
Landscapes
- Thyristors (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
サイリスタのスイッチングは、６端子の装置、アノード
、カソード及びｒ−トを通常の接合分離技術により集積
することによシ達成されていた。
、カソード及びｒ−トを通常の接合分離技術により集積
することによシ達成されていた。
導通状態のサイリスタはデート電健からアノード１１Ｌ
流を制御することができず、ターン・オン増幅に問題の
あることが知られている。
流を制御することができず、ターン・オン増幅に問題の
あることが知られている。
従って、この発明の目的はターン・オン及びターン・オ
フの両方に島いケゞイ／が得られるスイッチング回路を
提供することである。
フの両方に島いケゞイ／が得られるスイッチング回路を
提供することである。
この発明の他の目的は５００以上のターン・オ／及びタ
ーン・オフ電流ゲインをもつサイリスタ・スイッチング
回路を提供することである。
ーン・オフ電流ゲインをもつサイリスタ・スイッチング
回路を提供することである。
史ｆにの発明の目的は標準的なバイポーラ装置と＠按し
て単一チップ上に集積され得るサイリスタ・スイッチン
グ回路を提供することである。
て単一チップ上に集積され得るサイリスタ・スイッチン
グ回路を提供することである。
発明の要約
要約するに、この発明によると、第１サイリスタと第２
サイリスタを備え、第２サイリスタのアノード端子を第
１サイリスタのｒ−１端子に接続し、ターン・オン及び
ターン・オフの両増幅率ヲ奉賀的に同一にしたスイッチ
回路が得られる。この接続により、第２サイリスタは第
１負荷サイリスタを急速にターン・オフさせる。
サイリスタを備え、第２サイリスタのアノード端子を第
１サイリスタのｒ−１端子に接続し、ターン・オン及び
ターン・オフの両増幅率ヲ奉賀的に同一にしたスイッチ
回路が得られる。この接続により、第２サイリスタは第
１負荷サイリスタを急速にターン・オフさせる。
一実施例において、上記スイッチ回路はｋＫ第１す、イ
リスタと直列にダイオードをｆｌＭえ、このダイオード
は第１サイリスタのカソード端子とスイッチ回路の低電
位出力端子との間に接続される。
リスタと直列にダイオードをｆｌＭえ、このダイオード
は第１サイリスタのカソード端子とスイッチ回路の低電
位出力端子との間に接続される。
このダイオードは負荷サイリスタの電圧レベルをシフト
することによシ、ターンオフ用す々わち第２サイリスタ
のカソードかスイッチ回路の同一の出力端子に直接接続
できるようにする、。
することによシ、ターンオフ用す々わち第２サイリスタ
のカソードかスイッチ回路の同一の出力端子に直接接続
できるようにする、。
他の実施例において、上記スイッチ回路は史に当該スイ
ッチ回路の入力端子と第１ザ１リスメのｒ−ト端子との
間に直列接続された少なくとも一つのダイオードを備え
る。このダイオードは、人力がローのときに第２サイリ
スタのゲートを介して電流を導く。第２サイリスタＱユ
東にター／・オフ状態においてそのアノードをブｒして
貝耐ブイリスタのｒ−）がら前配電流を適当に専くよう
に、第１サイリスタのケ９−ト端子に接続される。
ッチ回路の入力端子と第１ザ１リスメのｒ−ト端子との
間に直列接続された少なくとも一つのダイオードを備え
る。このダイオードは、人力がローのときに第２サイリ
スタのゲートを介して電流を導く。第２サイリスタＱユ
東にター／・オフ状態においてそのアノードをブｒして
貝耐ブイリスタのｒ−）がら前配電流を適当に専くよう
に、第１サイリスタのケ９−ト端子に接続される。
前述の回路は、第１サイリスタのター／・オフ・ディン
がある整数により近似され、第２サイリスタの電流搬送
谷蓋が第１サイリスクの電□Ｉｃ飯込谷駿により掛算し
た前記整数の逆数に近似されたものよりなる１、 この発明による回路は、スイッチ信号を入力する人力手
段と、前記入力手段とは列接続され、入力される前記入
力信号を制御する第１抵抗手段と、ＡｔＪ記第１抵抗手
段に直列接続され、当該出力の電圧レベルを制御する少
なくとも一つのダイオード手段と、前記ダイオードの出
力に接続され、接地への１［訛を分流して前記入力手段
の入力信号に対応して電位を制御すると共に、当該回路
の低電位出力に接続された第２抵抗手段と、少なくとも
一つの前目己ダイオード手段に接続されたデート端子を
自すると共に、前記第２抵抗手段に接続され、負荷′に
流を導く少なくとも一つのサイリスタとを備えている。
がある整数により近似され、第２サイリスタの電流搬送
谷蓋が第１サイリスクの電□Ｉｃ飯込谷駿により掛算し
た前記整数の逆数に近似されたものよりなる１、 この発明による回路は、スイッチ信号を入力する人力手
段と、前記入力手段とは列接続され、入力される前記入
力信号を制御する第１抵抗手段と、ＡｔＪ記第１抵抗手
段に直列接続され、当該出力の電圧レベルを制御する少
なくとも一つのダイオード手段と、前記ダイオードの出
力に接続され、接地への１［訛を分流して前記入力手段
の入力信号に対応して電位を制御すると共に、当該回路
の低電位出力に接続された第２抵抗手段と、少なくとも
一つの前目己ダイオード手段に接続されたデート端子を
自すると共に、前記第２抵抗手段に接続され、負荷′に
流を導く少なくとも一つのサイリスタとを備えている。
史に、＠記回路の１笈形としてのものは、前記第１サイ
リスタ手段の’７”−）から’ａｍ流を導くと共に、剖
記第１サイリスタ＋段のターン・オフを増幅するｖｇ２
サイリスタ手段を備えている。
リスタ手段の’７”−）から’ａｍ流を導くと共に、剖
記第１サイリスタ＋段のターン・オフを増幅するｖｇ２
サイリスタ手段を備えている。
この発明によりスイッチングをする集積回路手段は、第
１の導電型の基板と、前記基板の第１面における逆の導
電型のドープ不純物拡散と、ＭｆＪｉｅ基板の第１面上
にある前記逆の導電型であり、逆の導電型の拡散領域＆
（重畳するエビタキンヤル層と、前記逆の導電型のエビ
タギシャル盾＆Ｃおい−Ｃ分離されたセルを形成し、逆
の導電型のエピタキシャル領域を他から電気的に絶縁口
ｊ能な第１碑電型の１−）領域と、２つの領域において
８１１ｄじ第１導電型の不純物によシドーゾされた前記
エピタキシャル領域の一つにしてその電気的な接触に関
して前記第１の４を型の不純物を完全に囲むよ５ Ｋ、
前記第１４’ｔ［型によりドープされた領域内において
全体をドープした前記逆の導電型不糾物を更ｅ（有し、
分離された第１ｉビタキノヤル饋域と、Ａ’ｒＪ記第１
の分離領域のものと本質的Ｖ（同一であり、前記逆の不
純物型の不純物をもつ第２ドープ饋域を有する第２分離
エピタキシャル・セル頒城ト、前記逆の導電型の２つの
ドー７″慣域を有し、前記２つのドープ領域の一つを当
該エビタキシ１′ル・セルとの電気的な接触に関して前
記第１型の半一ドープ領域により完全に囲むと共に、逆
導電性の非分＊＠域及び第１．！４電型の囲み領域に対
して電気的に共通に接触させた第６分離エピタキシャル
・セル領域とを備える。
１の導電型の基板と、前記基板の第１面における逆の導
電型のドープ不純物拡散と、ＭｆＪｉｅ基板の第１面上
にある前記逆の導電型であり、逆の導電型の拡散領域＆
（重畳するエビタキンヤル層と、前記逆の導電型のエビ
タギシャル盾＆Ｃおい−Ｃ分離されたセルを形成し、逆
の導電型のエピタキシャル領域を他から電気的に絶縁口
ｊ能な第１碑電型の１−）領域と、２つの領域において
８１１ｄじ第１導電型の不純物によシドーゾされた前記
エピタキシャル領域の一つにしてその電気的な接触に関
して前記第１の４を型の不純物を完全に囲むよ５ Ｋ、
前記第１４’ｔ［型によりドープされた領域内において
全体をドープした前記逆の導電型不糾物を更ｅ（有し、
分離された第１ｉビタキノヤル饋域と、Ａ’ｒＪ記第１
の分離領域のものと本質的Ｖ（同一であり、前記逆の不
純物型の不純物をもつ第２ドープ饋域を有する第２分離
エピタキシャル・セル頒城ト、前記逆の導電型の２つの
ドー７″慣域を有し、前記２つのドープ領域の一つを当
該エビタキシ１′ル・セルとの電気的な接触に関して前
記第１型の半一ドープ領域により完全に囲むと共に、逆
導電性の非分＊＠域及び第１．！４電型の囲み領域に対
して電気的に共通に接触させた第６分離エピタキシャル
・セル領域とを備える。
集積回路は本質的に＝＋Ｓ述のものからなると共に、第
１分嘔エビタキ７ヤル・セル領域は出力サイリスタから
なり、第２分離エピタキシャル・セル領域は駆動サイリ
スクからなり、第６分離エピタキシャル・セル領域は負
荷ダイオードからなる。
１分嘔エビタキ７ヤル・セル領域は出力サイリスタから
なり、第２分離エピタキシャル・セル領域は駆動サイリ
スクからなり、第６分離エピタキシャル・セル領域は負
荷ダイオードからなる。
史に、前述の集積回路は電力スイッチ回路に関連させた
緬理回路を珈えてもよい。
緬理回路を珈えてもよい。
発明の実施態様
第１図を参照すると、この発明の一実施例を示す概蒙回
路図が６端子電カスイツチ構成で示されている。人力デ
ート端子１１２、出力端子１５及び１６が示されている
が、出力端子１５は高電圧ノードであり、出力端子１６
は低′魁圧出力ノードである。
路図が６端子電カスイツチ構成で示されている。人力デ
ート端子１１２、出力端子１５及び１６が示されている
が、出力端子１５は高電圧ノードであり、出力端子１６
は低′魁圧出力ノードである。
この発明の実施例では、′１ｌｉＬ源端子１４に負荷１
３が接続されている。他の実施例では＊荷１３が出力端
子１６に接続きｔてから接地接続される。。
３が接続されている。他の実施例では＊荷１３が出力端
子１６に接続きｔてから接地接続される。。
抵抗１１３は、人力信号をノード１９で電圧差に変換し
、サイリスタ１１をダイオード１１１のノード１９とノ
ード１７との間に兄生する電圧に従ってターン・オンさ
せる。ダイオード１１１はノー１１９のロー人力信号を
付勢するので、サイリスタ１１を急速にターン・オンさ
せる。ｙイリスタ１１がターン・オンすると、尚電圧レ
ベルにあるノーｌ＊１１はサイリスタ１１を介してサイ
リスタ１０のデート接続からの電流を導く電流路を形成
し、次のような／−フェンスが始まる。即ち、サイリス
タ１０が導通状態にあり、出力ｙ−す１５からダイオー
ド１２ｆ：介して出力端子１６よで導通しているとする
と、人カケ９−ト端子１１２のロー信号はサイリスタ１
１をターン・・オフさせるに十分な電圧を印加δせるの
で、ノード１７からの゛電流を出力端子１６に尋＜１．
これにより、サイリスタ１０を急速にターン・オフさせ
るので、負値１３を介する電流を遮断する１゜ ターン・オフの７−フェンス動作は次のようになる。入
力デート端子１１２の４８号か］・イとなると、ノード
１９のノ・イ電圧がダイオード１１１を介し−Ｃノード
１７に印加されるので、サイリスタ１０に十分なターン
・オン電圧を印加し、これを、＠、 ｍ ＆ごターン・
オンさせる。サイリスタ１０ｆ／ｉ急速な１ＩｉＩＩＩ
Ｉｉ＋￥に−よりターン・オンする゛ように設計されて
℃・る、更に、ダイオード１１１はノード１９の電圧を
ノード１７のものよりも尚く保持するので、サイリスタ
１１はオフ状態に保持される。ダイオード１２はサイリ
スタ１０のデートと出力端子１６との間にのり、サイリ
スタ１１に必要なＰＮ１圧陣壁没を袖偵するために設け
られている。爽に、ダイオード１２は、サイリスタ１０
と直列接続され−Ｃいるので、サイリスタ１０と同一の
電流を尋くことができるように設計されることが必要で
ある。
、サイリスタ１１をダイオード１１１のノード１９とノ
ード１７との間に兄生する電圧に従ってターン・オンさ
せる。ダイオード１１１はノー１１９のロー人力信号を
付勢するので、サイリスタ１１を急速にターン・オンさ
せる。ｙイリスタ１１がターン・オンすると、尚電圧レ
ベルにあるノーｌ＊１１はサイリスタ１１を介してサイ
リスタ１０のデート接続からの電流を導く電流路を形成
し、次のような／−フェンスが始まる。即ち、サイリス
タ１０が導通状態にあり、出力ｙ−す１５からダイオー
ド１２ｆ：介して出力端子１６よで導通しているとする
と、人カケ９−ト端子１１２のロー信号はサイリスタ１
１をターン・・オフさせるに十分な電圧を印加δせるの
で、ノード１７からの゛電流を出力端子１６に尋＜１．
これにより、サイリスタ１０を急速にターン・オフさせ
るので、負値１３を介する電流を遮断する１゜ ターン・オフの７−フェンス動作は次のようになる。入
力デート端子１１２の４８号か］・イとなると、ノード
１９のノ・イ電圧がダイオード１１１を介し−Ｃノード
１７に印加されるので、サイリスタ１０に十分なターン
・オン電圧を印加し、これを、＠、 ｍ ＆ごターン・
オンさせる。サイリスタ１０ｆ／ｉ急速な１ＩｉＩＩＩ
Ｉｉ＋￥に−よりターン・オンする゛ように設計されて
℃・る、更に、ダイオード１１１はノード１９の電圧を
ノード１７のものよりも尚く保持するので、サイリスタ
１１はオフ状態に保持される。ダイオード１２はサイリ
スタ１０のデートと出力端子１６との間にのり、サイリ
スタ１１に必要なＰＮ１圧陣壁没を袖偵するために設け
られている。爽に、ダイオード１２は、サイリスタ１０
と直列接続され−Ｃいるので、サイリスタ１０と同一の
電流を尋くことができるように設計されることが必要で
ある。
以上の祝明から、サイリスタ１０を介する電流か実質的
に装置の負荷電流であるから、サイリスタ１０を急速に
ターン・オフすると共に太′区流を搬送する谷ｊｉ：を
もつように設げ［する必要があることは明らかである。
に装置の負荷電流であるから、サイリスタ１０を急速に
ターン・オフすると共に太′区流を搬送する谷ｊｉ：を
もつように設げ［する必要があることは明らかである。
一方、サイリスタ１１１ま、駆動サイリスタのように急
速にターン・オンしてサイリスタ１０のケゞ−トから電
流を専くのに十分な容量をもつ必要があるので、急速に
ターン・オンするように設計されることが必要である。
速にターン・オンしてサイリスタ１０のケゞ−トから電
流を専くのに十分な容量をもつ必要があるので、急速に
ターン・オンするように設計されることが必要である。
しがし、そのｔ流搬送答蓋は、負荷電流の大部分がサイ
リスタ１１を通過しないので、サイリスタ１ｏのものよ
りも小さい。
リスタ１１を通過しないので、サイリスタ１ｏのものよ
りも小さい。
サイリスタ１１の電皿搬送谷普は次式により与えられる
。ν１」ちサイリスタ１０のターフ・オフ・ゲインはサ
イリスタ１０の電流搬送容置により割算され、サイリス
タ１１のｍ匹９＆込谷電によりほぼ近似されたものとな
る これらのバフメーク内で、６端子装＃Ｉｔは通常５
ＵＯ以上の肋安ハラメータ内でターン・オン及びターフ
・オフ・ケ９インをもつことがでさ、直明したこれらの
全装置は半一・の基数上に果槓口」能である。
。ν１」ちサイリスタ１０のターフ・オフ・ゲインはサ
イリスタ１０の電流搬送容置により割算され、サイリス
タ１１のｍ匹９＆込谷電によりほぼ近似されたものとな
る これらのバフメーク内で、６端子装＃Ｉｔは通常５
ＵＯ以上の肋安ハラメータ内でターン・オン及びターフ
・オフ・ケ９インをもつことがでさ、直明したこれらの
全装置は半一・の基数上に果槓口」能である。
次に第２図を参照すると、この発明の一夾施しリの断面
図に関連させたａ峨図が７ＪＥされでおり、基板２０２
ｒ、ｆＰＷｏ分離領域２０１．２１２．２１８及び２１
５ｆ有し、同一基板上で種々の装置を分離させている。
図に関連させたａ峨図が７ＪＥされでおり、基板２０２
ｒ、ｆＰＷｏ分離領域２０１．２１２．２１８及び２１
５ｆ有し、同一基板上で種々の装置を分離させている。
領域２０９．２１０及び２１１はＮ型の拡散領域であり
、この上にＮ型のエピタキシャル層２０６，２０７及び
２０８が形成される。
、この上にＮ型のエピタキシャル層２０６，２０７及び
２０８が形成される。
入カッ−ｒ２１９は前述のように入力抵抗２１４に接続
されているのを示す。ダイオード２１３の電圧は入力信
号に変換され、Ｎ型工ぎタキシャルｎ４２０ Ｂによっ
て定められる駆動サイリスタのＮ型拡散のデート領域２
３０とＰ型ドープのアノード領域２２８との間に入力さ
れる。Ｎ型の領域２２９は接続２１７によシ駆動サイリ
スタのカッ２０２の長地に実質的に接続される、っ史に
、この接続はこの回路の低電位出力であるノード２２４
と共通接続にある。エピタキシャル領域２０６により定
められる出力サイリスタは、アノード接続２２０をもち
、回路に対する実質的な入力としている。従って、アノ
ード接続２２０はｖＣＣ又はこの回路に負荷を接続−す
るための高電位出力端子となる。この回路が導通状態に
あるときは、電流はアノード接続２２０からＰ型ドープ
領域２０３、Ｎ型のエピタキシャル領域２０６を介して
Ｐ型のテート領域２０４によシミ気的に囲まれたＮｕの
領域２０５に流れる。このデート領域２０４は負荷即ち
出力サイリスタ用のｒ−トであり、そのデート端子２２
１は入カッ−Ｐ２１９に接続された入力により制御され
る。次にＮ型の領域２０５がら流れ出る電流は、ノード
２２２を介して出力ダ２２６に流れ込み、低電位出力ノ
ード２２４へηＣれ出す。
されているのを示す。ダイオード２１３の電圧は入力信
号に変換され、Ｎ型工ぎタキシャルｎ４２０ Ｂによっ
て定められる駆動サイリスタのＮ型拡散のデート領域２
３０とＰ型ドープのアノード領域２２８との間に入力さ
れる。Ｎ型の領域２２９は接続２１７によシ駆動サイリ
スタのカッ２０２の長地に実質的に接続される、っ史に
、この接続はこの回路の低電位出力であるノード２２４
と共通接続にある。エピタキシャル領域２０６により定
められる出力サイリスタは、アノード接続２２０をもち
、回路に対する実質的な入力としている。従って、アノ
ード接続２２０はｖＣＣ又はこの回路に負荷を接続−す
るための高電位出力端子となる。この回路が導通状態に
あるときは、電流はアノード接続２２０からＰ型ドープ
領域２０３、Ｎ型のエピタキシャル領域２０６を介して
Ｐ型のテート領域２０４によシミ気的に囲まれたＮｕの
領域２０５に流れる。このデート領域２０４は負荷即ち
出力サイリスタ用のｒ−トであり、そのデート端子２２
１は入カッ−Ｐ２１９に接続された入力により制御され
る。次にＮ型の領域２０５がら流れ出る電流は、ノード
２２２を介して出力ダ２２６に流れ込み、低電位出力ノ
ード２２４へηＣれ出す。
前述のように、入カッ−Ｐ２１９において４ボルトを超
える入力信号は、Ｎ型のエピタキシャル領域２０６によ
り定められる出力サイリスク全ターン・オンさせ、当該
サイリスタ及びＨｔＪｌのエピタキシャル領域２０７に
よシ定められるダイオ−ｒを介して直列に、即ちより低
電位の出力端子へ向って’に流を流す。この発明の夾九
例にお℃・てローの入力信号は、１ボルト以ドのときは
、入カッ−１２１９に印加され、エピタキシャル領域２
０Ｂにより定められる駆動サイリスタをターン・オンさ
せるので、デート・ノード２２１から流れ出す電流は領
域２０６により定められる出力サイリスタをターン・オ
フさせる。抵抗２１６、抵抗２１４及びダイオード２１
３は全て基板２０２上に集積されており、簡単のため概
要形式で図示しである。
える入力信号は、Ｎ型のエピタキシャル領域２０６によ
り定められる出力サイリスク全ターン・オンさせ、当該
サイリスタ及びＨｔＪｌのエピタキシャル領域２０７に
よシ定められるダイオ−ｒを介して直列に、即ちより低
電位の出力端子へ向って’に流を流す。この発明の夾九
例にお℃・てローの入力信号は、１ボルト以ドのときは
、入カッ−１２１９に印加され、エピタキシャル領域２
０Ｂにより定められる駆動サイリスタをターン・オンさ
せるので、デート・ノード２２１から流れ出す電流は領
域２０６により定められる出力サイリスタをターン・オ
フさせる。抵抗２１６、抵抗２１４及びダイオード２１
３は全て基板２０２上に集積されており、簡単のため概
要形式で図示しである。
当業者において広く知られているように、Ｐ型の基板及
びＩｑ型のエピタキシャル層を用いて基板２０２上に他
の論理回路を形成してもよい。
びＩｑ型のエピタキシャル層を用いて基板２０２上に他
の論理回路を形成してもよい。
サイリスタの設計及び物理的な基準は、５ｏｌｉｄＳｔ
ａｔｅｓ Ｅｊｌｅｃｔｒｏｎｉｃａ誌、１９７９年第
２２巻、第１６６〜１７５頁に記載された、Ｒｕａｏｌ
ｐｈＡｕｌｂａｃｈ著、［Ｐｈｙｓｉｃａｌ ％ｎｉａ
ｍｅｎｔａｌｓ ａｎｄＴｅｃｈｎｉｃａｌ ＡＢｐｅ
ｃｔｓ ｏｆ ｔｈｅ Ｌａｔ’ｅｒａｌ Ｔｈｙｒｉ
ｓｔｏｒ Ｊと顧する論文に評細に歇明されているが、
ここではこれを引用として示す。この論文は、集積回路
に適用可能な典型的なサイリスタの設計パラメータにつ
いて記載している。この発明の種々の実施例は、この発
明の範囲及び記載の特許請求の範囲から逸脱することな
く、達成可能である３、
ａｔｅｓ Ｅｊｌｅｃｔｒｏｎｉｃａ誌、１９７９年第
２２巻、第１６６〜１７５頁に記載された、Ｒｕａｏｌ
ｐｈＡｕｌｂａｃｈ著、［Ｐｈｙｓｉｃａｌ ％ｎｉａ
ｍｅｎｔａｌｓ ａｎｄＴｅｃｈｎｉｃａｌ ＡＢｐｅ
ｃｔｓ ｏｆ ｔｈｅ Ｌａｔ’ｅｒａｌ Ｔｈｙｒｉ
ｓｔｏｒ Ｊと顧する論文に評細に歇明されているが、
ここではこれを引用として示す。この論文は、集積回路
に適用可能な典型的なサイリスタの設計パラメータにつ
いて記載している。この発明の種々の実施例は、この発
明の範囲及び記載の特許請求の範囲から逸脱することな
く、達成可能である３、
第１図はこの発明の、一実施例を示す概要回路図、第２
図はこの発明の一実施例がどのようにして組み立てられ
るかを示す集積回路の断面図に関連させた概要回路図で
ある。 １０．１１・・・サイリスク、 １２．１１１，２１３・・・ダイオード、１５．１６・
・・出力端子、 １３・・・負荷、１１２・・・入力
デート端子、 １１３．２１４．２１６・・・抵抗、 ２０２・・・基板、 ２０６．２０７，２０８・・・Ｎ形エピタキシャル層。 、 代理人 浅 村 皓
図はこの発明の一実施例がどのようにして組み立てられ
るかを示す集積回路の断面図に関連させた概要回路図で
ある。 １０．１１・・・サイリスク、 １２．１１１，２１３・・・ダイオード、１５．１６・
・・出力端子、 １３・・・負荷、１１２・・・入力
デート端子、 １１３．２１４．２１６・・・抵抗、 ２０２・・・基板、 ２０６．２０７，２０８・・・Ｎ形エピタキシャル層。 、 代理人 浅 村 皓
Claims (9)
- （１）ａ、サイリスタ・スイッチング特性を持つ、負荷
電流を選択的に導く第１スイッチ手段と、ｂ、サイリス
タ・スイッチング特性を持つ、前記第１スイッチ手段の
デートから電流を選択的に導く第２スイッチ手段と を有し、ターン・オン及びターン・オフの両増幅傘に対
してほぼ等しいディンを有するスイッチング。 - （２）ａ、 第１サイリスタと、 ｂ、前記第１サイリスタのｒ−ト端子にアノード端子を
接続した第２サイリスタと を肩し、ターン・オン及びターン・オフの両増幅牟に対
してほぼ等しいゲインを持つスイッチ回路。 - （３）特許請求の範囲第２項記載のスイッチ回路におい
て、前記第１サイリスタと直列に負荷ダイオードを有す
ると共に、前記負荷ダイオードを前記第１サイリスタの
カソード端子と当該スイッチ回路の低電位出力端子との
間に接続したことを特徴とするスイッチ回路。 - （４） ％許請求の範囲第２項記載のスイッチ回路に
おいて、当該スイッチ回路の入力端子と前記第１サイリ
スタのデート端子との間に直列に接続された少なくとも
一つのダイオードを有することを特徴とするスイッチ回
路。 - （５）特許請求の範囲第２項記載のスイッチ回路におい
て、前記第１サイリスクの電流搬送容重により輯鼻した
前記第１サイリスタのターン・オフ・ゲインの逆数は前
記第２サイリスタの篭流搬送容ｔ Ｉ／ｊはぼ近似する
ことを％像とするスイッチ回路。 - （６）ｄ、スイッチ信号を入力する入力手段と、ｂ、前
記人力手段と直列接続され、前記スイッチ信号を制御す
る第１抵抗手段と、 Ｃ２前記Ｍ１抵抗手段と直列に 接続され、その出力の電位レベルを制御する少なくとも
一つのダイオード手段と、 ｄ、前記ダイオード手段の出力に接続され、接地への電
流を分流して前記入力手段の人力伯＠ｉに関連して電位
を制御すると共に、当該回路の低電位出力に接続された
第２抵抗手段と、 ｅ、少なくとも一つの前とダイオード手段に撤゛続され
たｒ−上端子を有すると共に、前記第２抵抗手段に接続
され、負＃電流を導く少なくとも一つのサイリスタと を有するスイッチ回路。 - （７） 特許請求の範囲第６項記載のスイッチ回路に
おいて、前記第１サイリスタ手段のｒ−トから直流を導
くと共に、前記第１サイリスク手段のターン・オフを増
幅する第２サイリスタ手段τ史に有することを特徴とし
たスイッチ回路。 - （８）ａ、第１の導電型の基板と、 ｂ、前記基板の第１面における逆の導電型のドープ不純
物拡散と、 Ｃ０前記基板の第１面上にある前記逆の導電型からなり
、前記逆の導電型の拡散領域に氷嚢するエピタキシャル
ＪＩＩＩｉと、 ｄ、前記逆の導電型のエピタキシャル鳩ＶＣおいて分離
さ！またセルを形成し、逆の導電型のエピタキシャル領
域を他から電気的に絶縁ｏｆ能な第１の導電型のドープ
領域と、 ｅ、 ２つの領域において前記第１の導電型の不純物
によりドープされた酌記エピタキンヤル領域の−・つに
してその電気的な接触に関して前記第１の導１！型の不
純物により前記逆の導電型の不純物を完全に囲むように
、前記第１の導１ｊ１．型によりドープされたー域内に
おいて全体をドープした前記逆の導電型の不純物を更に
持ち、分離された第１エビタキンヤル領域と、 ｆ、 ２つの領域において前記第１の導電型の不純物
によりドープ妊れた第２分離エピタキシャル・セル領域
にしてその電気的な接触に関して前記第１の導１１Ｌ型
の不純物により前記逆の導電型の不純物を完全に囲むよ
うに、前記第１の導電型によシドーゾされた領域内にお
いて全体をドープした前記逆の導電型の不純物を史に鳴
し、前記逆の導電型の不純物をもつ第２ドープ領域を更
に有する第２分離エピタキシャル・セル領域と、 ｇ、前記逆の導電型の２つのドープ領域を廟し、前記２
つのドープ領域の一つを当該エピタキシャル・セルとの
電気的な接触に関し２て前記第１型の単一１−ノ領域に
より完全に囲むと共に、逆の導電性の非分離領域及び第
１の４電型の曲み埴城に対して電気的に共通に接触させ
た第６分離エピタキシャル・セル領域と、 を有する、スイッチング用＃ｅ積回路手段。 - （９）％許請求の範囲第８項記載の集積回路において、
前記第１分離エピタキシャル・セル領域は出力サイリス
タからなり、前記第２分艦エビタキ／ヤル・セル領域は
駆動サイリスタからなり、ｓｉＪ配第６分離エピタキシ
ャル・セル領域は負荷ダ・イオードからなることを％似
とする集積回路。 叫 特許請求の範囲第９項記載の集積回路におにて、前
記電力スイッチ回路に関連させた＠埋回路を更に備えた
ことを特徴とする集積回路。 αυａ、第１の導電型の基板と、 ｂ、前記基板の第１１ＪＩＩＪにおける逆の尋′ｄＩｔ
型のドープ不純物拡散と、 Ｃ１前記基板の第１面において前記逆の導電型からなり
、ＡｆＪ記逆の導電性の拡散領域に重畳するエピタキシ
ャルＩ−と、 ｄ、前記逆の導電型のエビタキ７ヤル層において分離さ
れたセルを形成し、逆の導電型のエピタキシャル鎖酸を
他から電気的にｉ縁ｃｑ能な第１の導電型のドー７°領
域と、 ｅ、それぞれアノード領域及びｒ−ト領域を形成する２
つの領域において前記第１の導電型の不純物によりドー
プされた前６ピエビタキシヤル領域の一つにしてその電
気的な接触に関して前記第１の導電型の不純物により前
記逆の導電型のカソードを完全に囲むように、前記第１
の導電型によりドープされたｒ−）内において全体をド
ープした前記蓬の導電型の不純物を更に南し、分離され
た第１エピタキシヤル領域と、 ｒ、 ２つの領域において前記第１の導電型の不純物
によりドープされると共に、それぞれアノード領域及び
非接続のデート領域を形成した第２分離エピタキシャル
・セル領域にしてその電気的な接触に関して前記第１の
導電型の不純物によりカソードを形成し、かつ前記逆の
導電型の不純物を完全に囲むように、前記第１の導電型
によりドープされた領域内において全体をドープしｔｃ
前記逆の導電型の不純物を更に持つと共に、前記逆の不
純物型の不純物をもつ第２ドープ・ケ゛−ト饋域を更に
持つ第２分離エピタキシャル・セル領域と、ｇ、前記逆
導電型の２つのドープ領域を持ち、前記２つのドープ領
域の一つを当該エビタキ／ヤル・セルとの電気的な接触
に関して前記第１型の単一ドープ領域によシ完全に囲む
と共に、逆の・導電性の非絶縁領域及び第１の導電型の
囲み領域に対して電気的に共通に接触させた第６分組エ
ピタキシャル・セル領域と を有する、スイッチング用粂槓回路十股、
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/376,461 US4520277A (en) | 1982-05-10 | 1982-05-10 | High gain thyristor switching circuit |
| US376461 | 1982-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209162A true JPS58209162A (ja) | 1983-12-06 |
Family
ID=23485124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079478A Pending JPS58209162A (ja) | 1982-05-10 | 1983-05-09 | スイツチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4520277A (ja) |
| EP (1) | EP0094145A3 (ja) |
| JP (1) | JPS58209162A (ja) |
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- 1982-05-10 US US06/376,461 patent/US4520277A/en not_active Expired - Fee Related
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- 1983-03-21 EP EP83301549A patent/EP0094145A3/en not_active Withdrawn
- 1983-05-09 JP JP58079478A patent/JPS58209162A/ja active Pending
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0094145A3 (en) | 1985-06-19 |
| US4520277A (en) | 1985-05-28 |
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