JPH0421371B2 - - Google Patents
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- JPH0421371B2 JPH0421371B2 JP56214911A JP21491181A JPH0421371B2 JP H0421371 B2 JPH0421371 B2 JP H0421371B2 JP 56214911 A JP56214911 A JP 56214911A JP 21491181 A JP21491181 A JP 21491181A JP H0421371 B2 JPH0421371 B2 JP H0421371B2
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- Japan
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- gate
- fet
- gaas
- logic
- fets
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
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- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、シヨツトキーゲート型または接合ゲ
ート型のノーマリ・オフ型GaAs FETを用いた
GaAs論理集積回路に関する。
ート型のノーマリ・オフ型GaAs FETを用いた
GaAs論理集積回路に関する。
発明の技術的背景
GaAs論理集積回路（IC）は、高速データ処理
ICとして注目を集めている。GaAs論理ICを構成
する論理ゲート回路にはいくつかの基本回路があ
るが、使用するFETの種類によりノーマリオン
型のGaAs FETを使うものと、ノーマリオフ型
のGaAs FETを使うものとに大別される。この
うち後者は、製造上の困難度が高いという難点が
あるが、最も単純な回路形式で論理回路の構成が
できるため高集積度GaAs論理IC実現の点から最
も有望視されているものである。
ICとして注目を集めている。GaAs論理ICを構成
する論理ゲート回路にはいくつかの基本回路があ
るが、使用するFETの種類によりノーマリオン
型のGaAs FETを使うものと、ノーマリオフ型
のGaAs FETを使うものとに大別される。この
うち後者は、製造上の困難度が高いという難点が
あるが、最も単純な回路形式で論理回路の構成が
できるため高集積度GaAs論理IC実現の点から最
も有望視されているものである。
さて論理ICにおける論理ゲート回路を機能で
分類すれば最も基本的なものはNORゲートと
NANDゲートであろう。Si論理ICではこれらを
自由自在に組み合わせて複雑な論理機能を実現し
ている。一方、ノーマリ・オフ型GaAs論理ICで
は、ほとんどがNORゲート構成であり、NAND
ゲートが使われることは少い。これはNANDゲ
ートが不必要なのではなくNANDゲート構成上
に問題があるためである。
分類すれば最も基本的なものはNORゲートと
NANDゲートであろう。Si論理ICではこれらを
自由自在に組み合わせて複雑な論理機能を実現し
ている。一方、ノーマリ・オフ型GaAs論理ICで
は、ほとんどがNORゲート構成であり、NAND
ゲートが使われることは少い。これはNANDゲ
ートが不必要なのではなくNANDゲート構成上
に問題があるためである。
背景技術の問題点
GaAs論理ICは通常、シヨツトキーゲート型
FET（以下MES FET）または接合ゲート型FET
（以下JFET）で構成されている。ノーマリ・オ
フ型GaAs論理ICではこれらFETを、ゲートに正
のバイアスがかかる状態で使うため、順方向電流
がゲートからチヤンネル中に流れ込むことにな
る。第１図ａ，ｂにインバータとNORゲートの
例を示すが、これらの回路では入力がHIGH
（“１”）になると矢印で示すように、接地された
ソース電極に向つてゲートから順方向電流Ifが流
れてゲート電位は順方向電流の立上り電圧
（MES FETの場合は約0.7V、Ｊ FETの場合は
約1.2V）でクランプされる。しかし、NANDゲ
ートをノーマリ・オフ型のMES FETまたはＪ
FETで構成すると次のような問題が生じる。第
２図はFET−Q1，Q2と抵抗R1からなるNANDゲ
ートと、その出力が入力されるFET−Q3と抵抗
R2からなるインバータを示している。第２図に
示すNANDゲートにおいて、ソースが接地され
ているFET−Q1のゲート入力がLOW（“０”）で
OFF状態のとき、電源側のFET−Q2のゲート入
力がHIGH（“１”）になつた場合には、このゲー
トの順方向電流はQ1がOFFのためQ1には流れ込
めない。現実の回路では図のようにNANDゲー
ト出力は次段のゲート入力に接続されているた
め、Q2のドレイン電極を通つてこの順方向電流
が次段へと流れ込んで行く。この時次段のFET
−Q3には図中に示すようなI1，I2，I3の電流が流
れ込んで行く。ところでMES FETは、例えば第
３図に示すように基板１上に形成された活性層２
の表面にシヨツトキー接触をなすゲート電極３と
オーミツク接触をするソース電極４およびドレイ
ン電極５を配設して構成される。この場合活性層
２は非常に薄いので、ソース，ゲート間には第３
図に示すようにかなり大きな直列抵抗RSが存在
する。従つて第２図の状態でFET−Q5では実効
的なソース電位はRS（I1＋I2＋I3）となる。
FET（以下MES FET）または接合ゲート型FET
（以下JFET）で構成されている。ノーマリ・オ
フ型GaAs論理ICではこれらFETを、ゲートに正
のバイアスがかかる状態で使うため、順方向電流
がゲートからチヤンネル中に流れ込むことにな
る。第１図ａ，ｂにインバータとNORゲートの
例を示すが、これらの回路では入力がHIGH
（“１”）になると矢印で示すように、接地された
ソース電極に向つてゲートから順方向電流Ifが流
れてゲート電位は順方向電流の立上り電圧
（MES FETの場合は約0.7V、Ｊ FETの場合は
約1.2V）でクランプされる。しかし、NANDゲ
ートをノーマリ・オフ型のMES FETまたはＪ
FETで構成すると次のような問題が生じる。第
２図はFET−Q1，Q2と抵抗R1からなるNANDゲ
ートと、その出力が入力されるFET−Q3と抵抗
R2からなるインバータを示している。第２図に
示すNANDゲートにおいて、ソースが接地され
ているFET−Q1のゲート入力がLOW（“０”）で
OFF状態のとき、電源側のFET−Q2のゲート入
力がHIGH（“１”）になつた場合には、このゲー
トの順方向電流はQ1がOFFのためQ1には流れ込
めない。現実の回路では図のようにNANDゲー
ト出力は次段のゲート入力に接続されているた
め、Q2のドレイン電極を通つてこの順方向電流
が次段へと流れ込んで行く。この時次段のFET
−Q3には図中に示すようなI1，I2，I3の電流が流
れ込んで行く。ところでMES FETは、例えば第
３図に示すように基板１上に形成された活性層２
の表面にシヨツトキー接触をなすゲート電極３と
オーミツク接触をするソース電極４およびドレイ
ン電極５を配設して構成される。この場合活性層
２は非常に薄いので、ソース，ゲート間には第３
図に示すようにかなり大きな直列抵抗RSが存在
する。従つて第２図の状態でFET−Q5では実効
的なソース電位はRS（I1＋I2＋I3）となる。
こうしてNANDゲートの出力端から信号を受
ける論理ゲートのソース電位は、NORゲートや
インバータの出力信号を受ける場合に比べてRSI1
だけ浮き上つてしまう。このRSI1の電位の浮き上
りは“０”レベルの確保を難しくする。こうした
理由から、従来ノーマリ・オフ型GaAs論理ICで
はNANDゲートが使用されることはほとんどな
かつた。
ける論理ゲートのソース電位は、NORゲートや
インバータの出力信号を受ける場合に比べてRSI1
だけ浮き上つてしまう。このRSI1の電位の浮き上
りは“０”レベルの確保を難しくする。こうした
理由から、従来ノーマリ・オフ型GaAs論理ICで
はNANDゲートが使用されることはほとんどな
かつた。
発明の目的
本発明は上記の如き問題を解決したGaAs論理
ICを提供することを目的とする。
ICを提供することを目的とする。
発明の概要
本発明はシヨツトキーゲート型または接合ゲー
ト型のノーマリ・オフ型GaAs FETを複数個縦
続接続して構成した論理ゲートを有するGaAs論
理集積回路において、前記縦続接続した複数個の
GaAs FETは夫々前記論理ゲートの入力とし働
きかつ接地側のものを除くGaAs FETのゲート
入力端をソースが接地されたシヨツトキーゲート
型または接合ゲート型のGaAs FETのゲート入
力端に接続されると共に、前記論理ゲートの出力
端は、インバーターの入力として働くシヨツトキ
ーゲート型または接合ゲート型のGaAs FETの
ゲートに接続されるようにしたことを特徴とする
GaAs論理集積回路を提供するものである。
ト型のノーマリ・オフ型GaAs FETを複数個縦
続接続して構成した論理ゲートを有するGaAs論
理集積回路において、前記縦続接続した複数個の
GaAs FETは夫々前記論理ゲートの入力とし働
きかつ接地側のものを除くGaAs FETのゲート
入力端をソースが接地されたシヨツトキーゲート
型または接合ゲート型のGaAs FETのゲート入
力端に接続されると共に、前記論理ゲートの出力
端は、インバーターの入力として働くシヨツトキ
ーゲート型または接合ゲート型のGaAs FETの
ゲートに接続されるようにしたことを特徴とする
GaAs論理集積回路を提供するものである。
発明の効果
本発明によれば、ノーマリ・オフ型GaAs
FETを集積してNANDゲートまたはANDゲート
を構成した場合の不都合、即ち次段への電流の流
れ込みによる次段の論理レベルの浮き上りが防止
され、GaAs論理ICの安定な論理動作が可能とな
る。
FETを集積してNANDゲートまたはANDゲート
を構成した場合の不都合、即ち次段への電流の流
れ込みによる次段の論理レベルの浮き上りが防止
され、GaAs論理ICの安定な論理動作が可能とな
る。
発明の実施例
第４図は一実施例のGaAs論理ICでの電流の流
れる様子を第２図と対応させて示すものである。
第２図と同様のNANDゲートとインバータを構
成する場合に、NANDゲートの電源側GaAs
FET−Q2のゲートを、MES FETまたはＪ
FETからなるGaAs FET−Q4，Q5と抵抗R3によ
り構成したNORゲートの入力端に接続している。
れる様子を第２図と対応させて示すものである。
第２図と同様のNANDゲートとインバータを構
成する場合に、NANDゲートの電源側GaAs
FET−Q2のゲートを、MES FETまたはＪ
FETからなるGaAs FET−Q4，Q5と抵抗R3によ
り構成したNORゲートの入力端に接続している。
いま、第４図のNANDゲートの接地側FET−
Q1の入力が“０”、電源側FET−Q2の入力が
“１”の場合を考える。このとき、FET−Q2のゲ
ートに供される電流I1はこのFET−Q2と並列接
続されたNORゲートのFET−Q4に流れ込む。即
ち第２図で説明したように、FET−Q2のゲート
からドレインへ抜けて次段に流れ込むことはな
く、次段のFET−Q3のソース電位の浮き上りは
なくなり、その結果、安定な論理動作が可能とな
る。また、FETのゲートとソース、ドレイン間
には等価的にダイオードが介在し、FET Q2のゲ
ート電圧はFET Q2のゲート・ソース間のダイオ
ードの立上り電圧で決まるからFET Q2のゲー
ト・ドレイン、FETのQ3のゲート・ソースを経
由してFET Q2のゲートから接地へと２つのFET
を通して電流が流れることはない。
Q1の入力が“０”、電源側FET−Q2の入力が
“１”の場合を考える。このとき、FET−Q2のゲ
ートに供される電流I1はこのFET−Q2と並列接
続されたNORゲートのFET−Q4に流れ込む。即
ち第２図で説明したように、FET−Q2のゲート
からドレインへ抜けて次段に流れ込むことはな
く、次段のFET−Q3のソース電位の浮き上りは
なくなり、その結果、安定な論理動作が可能とな
る。また、FETのゲートとソース、ドレイン間
には等価的にダイオードが介在し、FET Q2のゲ
ート電圧はFET Q2のゲート・ソース間のダイオ
ードの立上り電圧で決まるからFET Q2のゲー
ト・ドレイン、FETのQ3のゲート・ソースを経
由してFET Q2のゲートから接地へと２つのFET
を通して電流が流れることはない。
このようにノーマリオフ型GaAs ICにおける
NANDゲート（またはANDゲート）の複数の入
力は他のICの場合とは異なり全く等価なもので
なく、接地側のFETとそれ以外のFET入力とは
明確に区別して扱わねばならない。従つて論理記
号で論理回路を記述する際にも、例えば第５図ａ
NANDゲートに対して同図ｂのごとき記号
（これは一例ではあるが）を用いて２つのFET入
力を区別し、黒丸の電源側FET入力端IN2は必
ず、他のNORもしくはインバータ入力と並列に
接続することが必要である。なお第４図でFET
−Q1，Q2のゲートが共に“１”の場合は、FET
−Q2のゲートに供される電流I1は一部FET−Q4
に流れ、一部FET−Q2，Q1の径路に流れる。
FET−Q2，Q1の径路はFET−Q1のオン抵抗分だ
けFET−Q2のソース電位が浮上るから、それだ
けFET−Q4側に比べて電流が流れにくい。しか
しこの点を考慮して素子パラメータを設計すれ
ば、論理動作には何等支障はない。
NANDゲート（またはANDゲート）の複数の入
力は他のICの場合とは異なり全く等価なもので
なく、接地側のFETとそれ以外のFET入力とは
明確に区別して扱わねばならない。従つて論理記
号で論理回路を記述する際にも、例えば第５図ａ
NANDゲートに対して同図ｂのごとき記号
（これは一例ではあるが）を用いて２つのFET入
力を区別し、黒丸の電源側FET入力端IN2は必
ず、他のNORもしくはインバータ入力と並列に
接続することが必要である。なお第４図でFET
−Q1，Q2のゲートが共に“１”の場合は、FET
−Q2のゲートに供される電流I1は一部FET−Q4
に流れ、一部FET−Q2，Q1の径路に流れる。
FET−Q2，Q1の径路はFET−Q1のオン抵抗分だ
けFET−Q2のソース電位が浮上るから、それだ
けFET−Q4側に比べて電流が流れにくい。しか
しこの点を考慮して素子パラメータを設計すれ
ば、論理動作には何等支障はない。
次に本発明のGaAs論理ICを並列乗算器へ適用
した具体的な実施例を説明する。
した具体的な実施例を説明する。
並列乗算器は基本論理演算デバイスとして多く
利用されているが、一般に全加算回路と半加算回
路とから構成されている。
利用されているが、一般に全加算回路と半加算回
路とから構成されている。
半加算回路はNORゲートとインバータとで簡
単に構成できるが、全加算回路はこの２つだけで
構成するとかなり複雑となる。しかし、もし
NANDゲートの変形としてのAND／NORゲー
トが使えると第６図のように少いゲート数で構成
できる。ここでゲート１１〜１７は全でノーマ
リ・オフ型のMES FETにより構成しているとす
る。この図においてAND／NORゲート１２，１
３のAND入力はそれぞれ別のNORゲート１３，
１６の入力と並列に接続されているため前述のよ
うな順方向電流の次段への流れ込みが起る心配が
ない。しかしAND／NORゲート１５をみると
AND入力のうち１つはNORゲート１５と並列接
続されているが、１つは他ゲートとの並列接続は
ない。かかる状況下において本発明の有効性が確
認できる。すなわち第６図に示すようにAND／
NORゲート１５のAND入力のうち電源側の
FET入力（黒丸印）をNORゲート１６と並列に
なるように配線を選ぶ。これにより、この
AND／NORゲート１５の電源側入力が“１”レ
ベルの時に順方向電流をNORゲート１６に逃が
すことができ、安定した動作が得られる。逆に、
こうした配慮なく構成した全加算回路はC′出力を
通つて次段へ順方向電流が流れ、その“０”レベ
ルが0.2〜0.3Vと通常の“０”レベル電圧（
0.1V）より約0.1Vも上昇し、そのため誤動作を
生じることになる。
単に構成できるが、全加算回路はこの２つだけで
構成するとかなり複雑となる。しかし、もし
NANDゲートの変形としてのAND／NORゲー
トが使えると第６図のように少いゲート数で構成
できる。ここでゲート１１〜１７は全でノーマ
リ・オフ型のMES FETにより構成しているとす
る。この図においてAND／NORゲート１２，１
３のAND入力はそれぞれ別のNORゲート１３，
１６の入力と並列に接続されているため前述のよ
うな順方向電流の次段への流れ込みが起る心配が
ない。しかしAND／NORゲート１５をみると
AND入力のうち１つはNORゲート１５と並列接
続されているが、１つは他ゲートとの並列接続は
ない。かかる状況下において本発明の有効性が確
認できる。すなわち第６図に示すようにAND／
NORゲート１５のAND入力のうち電源側の
FET入力（黒丸印）をNORゲート１６と並列に
なるように配線を選ぶ。これにより、この
AND／NORゲート１５の電源側入力が“１”レ
ベルの時に順方向電流をNORゲート１６に逃が
すことができ、安定した動作が得られる。逆に、
こうした配慮なく構成した全加算回路はC′出力を
通つて次段へ順方向電流が流れ、その“０”レベ
ルが0.2〜0.3Vと通常の“０”レベル電圧（
0.1V）より約0.1Vも上昇し、そのため誤動作を
生じることになる。
なお、論理回路内で第６図に示すように配線を
選ぶだけで本発明を実施できない場合には、本来
の論理機能とは直接関係のないインバータを付加
することが必要となる。例えば第７図に示すよう
に、所望の論理機能を果す論理回路２１内の
ANDゲート２２の１つの電源側入力端を、上記
実施例のように論理回路２１内で他のNORゲー
トあるいはインバータの入力に接続できない場
合、この論理回路２１とは別個にインバータ２３
を付加し、その入力端にANDゲート２２の電源
側入力端を接続すればよい。
選ぶだけで本発明を実施できない場合には、本来
の論理機能とは直接関係のないインバータを付加
することが必要となる。例えば第７図に示すよう
に、所望の論理機能を果す論理回路２１内の
ANDゲート２２の１つの電源側入力端を、上記
実施例のように論理回路２１内で他のNORゲー
トあるいはインバータの入力に接続できない場
合、この論理回路２１とは別個にインバータ２３
を付加し、その入力端にANDゲート２２の電源
側入力端を接続すればよい。
第１図ａ，ｂはノーマリ・オフ型GaAs論理IC
のインバータおよびNORゲートにおける順方向
電流の流入の様子を示す図、第２図はNANDゲ
ートとインバータが組み合わさつた場合の順方向
電流路を示す図、第３図はMES FETの構造を示
す図、第４図は本発明の一実施例での電流路を第
２図と比較して示す図、第５図ａ，ｂはノーマ
リ・オフ型GaAs FETのNANDゲートとその論
理記号の一例を示す図、第６図は本発明を適用し
た実施例の全加算回路を示す図、第７図は他の実
施例の構成を示す図である。 Q1〜Q5…ノーマリ・オフ型GaAs FET。
のインバータおよびNORゲートにおける順方向
電流の流入の様子を示す図、第２図はNANDゲ
ートとインバータが組み合わさつた場合の順方向
電流路を示す図、第３図はMES FETの構造を示
す図、第４図は本発明の一実施例での電流路を第
２図と比較して示す図、第５図ａ，ｂはノーマ
リ・オフ型GaAs FETのNANDゲートとその論
理記号の一例を示す図、第６図は本発明を適用し
た実施例の全加算回路を示す図、第７図は他の実
施例の構成を示す図である。 Q1〜Q5…ノーマリ・オフ型GaAs FET。
Claims (1)
- １ シヨツトキーゲート型または接合ゲート型の
ノーマリ・オフ型GaAs FETを複数個直列接続
して構成した論理ゲートを有するGaAs論理集積
回路において、前記直列接続した複数個のGaAs
FETのゲートは夫々前記論理ゲートの入力とし
て働きかつ接地側のものを除くGaAs FETのゲ
ートはソースが接地されたシヨツトキーゲート型
または接合ゲート型のGaAs FETのゲートに接
続されると共に、前記論理ゲートの出力端は、イ
ンバーターの入力として働くシヨツトキーゲート
型または接合ゲート型のGaAs FETのゲートに
接続されるようにしたことを特徴とするGaAs論
理集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214911A JPS58114528A (ja) | 1981-12-26 | 1981-12-26 | ＧａＡｓ論理集積回路 |
| US06/449,997 US4518871A (en) | 1981-12-26 | 1982-12-15 | Ga/As NOR/NAND gate circuit using enhancement mode FET's |
| DE8282306768T DE3274040D1 (en) | 1981-12-26 | 1982-12-17 | An integrated logic circuit |
| EP82306768A EP0083181B1 (en) | 1981-12-26 | 1982-12-17 | An integrated logic circuit |
| CA000418567A CA1189579A (en) | 1981-12-26 | 1982-12-24 | Integrated logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214911A JPS58114528A (ja) | 1981-12-26 | 1981-12-26 | ＧａＡｓ論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114528A JPS58114528A (ja) | 1983-07-07 |
| JPH0421371B2 true JPH0421371B2 (ja) | 1992-04-09 |
Family
ID=16663608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214911A Granted JPS58114528A (ja) | 1981-12-26 | 1981-12-26 | ＧａＡｓ論理集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4518871A (ja) |
| EP (1) | EP0083181B1 (ja) |
| JP (1) | JPS58114528A (ja) |
| CA (1) | CA1189579A (ja) |
| DE (1) | DE3274040D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2559323B1 (fr) * | 1984-02-08 | 1986-06-20 | Labo Electronique Physique | Circuit logique elementaire realise a l'aide de transistors a effet de champ en arseniure de gallium et compatible avec la technologie ecl 100 k |
| JPS61125224A (ja) * | 1984-11-21 | 1986-06-12 | Sony Corp | 半導体回路装置 |
| FR2574605B1 (fr) * | 1984-12-07 | 1990-12-28 | Labo Electronique Physique | Circuit integre du type bascule bistable |
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