JPS58209228A - ジヨセフソン排他的論理和回路 - Google Patents
ジヨセフソン排他的論理和回路Info
- Publication number
- JPS58209228A JPS58209228A JP9280182A JP9280182A JPS58209228A JP S58209228 A JPS58209228 A JP S58209228A JP 9280182 A JP9280182 A JP 9280182A JP 9280182 A JP9280182 A JP 9280182A JP S58209228 A JPS58209228 A JP S58209228A
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- JP
- Japan
- Prior art keywords
- current
- terminal
- josephson
- input
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ジ璽セフノン素子を用いた論理回路釦係り、
特に電流注入型のジッセフンン排他的論理和回路に関す
る。
特に電流注入型のジッセフンン排他的論理和回路に関す
る。
（２）従来技術と問題点
ジ、セ７ンン回路の方式は、直接注入型と磁界結合型に
分けることができるが、排他的＊理和回路を構成しよう
とする時、磁界結合型はしきい値の明期性を利用して容
易に排他的論理和が得られるのに対し、直接注入型は、
しきい値がそのような周期性を持たず、直接注入型ゲー
トによる、十分マージンの大きい排他的論理和回路がな
かった。
分けることができるが、排他的＊理和回路を構成しよう
とする時、磁界結合型はしきい値の明期性を利用して容
易に排他的論理和が得られるのに対し、直接注入型は、
しきい値がそのような周期性を持たず、直接注入型ゲー
トによる、十分マージンの大きい排他的論理和回路がな
かった。
第１図は従来の直接注入型の排他的論理和ゲートである
。
。
簡導に動作を説明する。入力電流Ｉム、 Ｉｎが流れ、
次にバイアス電流ＩＴを流すと、ジョセフソン素子Ｊ、
、Ｊ、がスイッチする。左右の分岐の各素子の特性がま
ったく対称であれば２つの入力信号の、ジョセフソン素
子ＪＩ、Ｊ１に分流される電流成分は互いに打ち消しあ
って、バイアス電流ＩＴは、はとんど抵抗Ｒ８及びＲ４
を通して流れ、負荷抵抗ＲｆｆＫは電流はほとんど流れ
ない。一方、入力端子Ａ、 Ｂの一方のみに入力があ
る時には、上記の電流の打ち消しが生じず、ジョセフソ
ン素子Ｊｌ、Ｊｔがスイッチして、負荷抵抗Ｒ３に出力
電流が流れる。この様な回路においては、排他的論理和
の動作を得るための電流の打ち消しが、ジョセフソン素
子の動的な挙動に依存するために、動作マージンが小さ
なものになってしまう欠点がある０ また、上記の回路においては、バイアス電流ＩＴがゲー
トの抵抗と負荷抵抗で分流されているため、論理レベル
がゼロの場合にも、負荷抵抗Ｒ，Ｋｉｔ流が流れてしま
い、ゲートのオンとオフの弁別度を低下させるという欠
点も有している。
次にバイアス電流ＩＴを流すと、ジョセフソン素子Ｊ、
、Ｊ、がスイッチする。左右の分岐の各素子の特性がま
ったく対称であれば２つの入力信号の、ジョセフソン素
子ＪＩ、Ｊ１に分流される電流成分は互いに打ち消しあ
って、バイアス電流ＩＴは、はとんど抵抗Ｒ８及びＲ４
を通して流れ、負荷抵抗ＲｆｆＫは電流はほとんど流れ
ない。一方、入力端子Ａ、 Ｂの一方のみに入力があ
る時には、上記の電流の打ち消しが生じず、ジョセフソ
ン素子Ｊｌ、Ｊｔがスイッチして、負荷抵抗Ｒ３に出力
電流が流れる。この様な回路においては、排他的論理和
の動作を得るための電流の打ち消しが、ジョセフソン素
子の動的な挙動に依存するために、動作マージンが小さ
なものになってしまう欠点がある０ また、上記の回路においては、バイアス電流ＩＴがゲー
トの抵抗と負荷抵抗で分流されているため、論理レベル
がゼロの場合にも、負荷抵抗Ｒ，Ｋｉｔ流が流れてしま
い、ゲートのオンとオフの弁別度を低下させるという欠
点も有している。
（３）発明の目的
本発明の目的は、排他的論理和動作を得るための、電流
の打ち消しが、上記の従来例によるよりも１．ジョセフ
ソン素子の動的な挙動に依存しないようにして、より高
いマージンを持つ九、排他的論理和回路を提供するにあ
る。
の打ち消しが、上記の従来例によるよりも１．ジョセフ
ソン素子の動的な挙動に依存しないようにして、より高
いマージンを持つ九、排他的論理和回路を提供するにあ
る。
（４）発明の構成
本発明は入力信号とバイアス入力によって最初にスイッ
チして動作の引き金となるジョセフソン素子及び入出力
の分離を得るためのジョセフソン素子を抵抗を介して接
地面から浮かせた構成にして、上記抵抗による電流の分
流によって、ノ（イアスミ流の加わる前に、電流の打ち
消しを実現させるようにしたものである。
チして動作の引き金となるジョセフソン素子及び入出力
の分離を得るためのジョセフソン素子を抵抗を介して接
地面から浮かせた構成にして、上記抵抗による電流の分
流によって、ノ（イアスミ流の加わる前に、電流の打ち
消しを実現させるようにしたものである。
（５）発明の実施例
ジョセフソン素子、抵抗の順に接続された分岐が並列に
接続され、ジョセフソン素子と抵抗の間に入力信号線が
接続されている。両方の分岐における各素子の特性は、
理想的にはまったく対称であることが望ましい。また、
抵抗Ｒａと、抵抗Ｒ０及びＲ７の抵抗値の比はなるべく
大きいことが望ましい。第２図（ｂ）（ｃ）を用いて以
下に動作を説明する。
接続され、ジョセフソン素子と抵抗の間に入力信号線が
接続されている。両方の分岐における各素子の特性は、
理想的にはまったく対称であることが望ましい。また、
抵抗Ｒａと、抵抗Ｒ０及びＲ７の抵抗値の比はなるべく
大きいことが望ましい。第２図（ｂ）（ｃ）を用いて以
下に動作を説明する。
（ｂ）は、入力端子Ｆ、Ｇの両方に入力がある場合で各
入力信号電流は、左右の抵抗Ｒａ＝Ｒｙによって分流さ
れ、ジョセフソン素子Ｊａ−Ｊａを流れる電流はほとん
ど零である。この状態で端子りよりバイアス電流ＩＴを
流すと、その電流値及びジョセフソン素子の臨界電流値
の適当な設定により、バイアス電流はジョセフソン素子
をスイッチさせることなく接地に流れ、端子Ｅには出力
が生じない。
入力信号電流は、左右の抵抗Ｒａ＝Ｒｙによって分流さ
れ、ジョセフソン素子Ｊａ−Ｊａを流れる電流はほとん
ど零である。この状態で端子りよりバイアス電流ＩＴを
流すと、その電流値及びジョセフソン素子の臨界電流値
の適当な設定により、バイアス電流はジョセフソン素子
をスイッチさせることなく接地に流れ、端子Ｅには出力
が生じない。
（ｃ）は、端子Ｆのみに入力があった場合で、この時に
はバイアス電流を印加した時にジョセフソン素子Ｊ６に
臨界電流を越す電流が流れジョセフソン素子Ｊｓがスイ
ッチやづいてジョセフソン素子Ｊ。
はバイアス電流を印加した時にジョセフソン素子Ｊ６に
臨界電流を越す電流が流れジョセフソン素子Ｊｓがスイ
ッチやづいてジョセフソン素子Ｊ。
がスイッチして端子Ｅに出力を得る。
第２図に示した回路においては、ゲインは約１であって
、入力信号の増巾機能を有していない。
、入力信号の増巾機能を有していない。
第３図は本発明の他の実施例を示す図であシ、バイアス
電流ＩＴを分流して、片方は第２図に示した回路へ、本
う一方は他のジョセフソン素子Ｊ９に流すことによって
ゲインが取れるようにしたものである。負荷抵抗は、ジ
、セフソン素子Ｊ、に並列に接続されているので、ジョ
セフソン素子Ｊ９がスイッチしなければ、負荷抵抗には
電流が流れず、前記の従来例の欠点として指適したオン
参オフの弁別度の低下を防いでいる、 端子１． Ｊの両方に入力がある時の動作は、前記第
２図の実矧例で説明したのと同様である。端子Ｉ、
Ｊの一方のみに入力がある時には、やはり前記第２図で
説明したのと同様な動作でジョセフソン素子Ｊ？、Ｊ８
がスイッチし、バイアス暖流はジョセフソン素子Ｊ、に
流れ込み、ジョセフソン素子Ｊ６をスイッチさせて、負
荷抵抗に出力電流が流れる。
電流ＩＴを分流して、片方は第２図に示した回路へ、本
う一方は他のジョセフソン素子Ｊ９に流すことによって
ゲインが取れるようにしたものである。負荷抵抗は、ジ
、セフソン素子Ｊ、に並列に接続されているので、ジョ
セフソン素子Ｊ９がスイッチしなければ、負荷抵抗には
電流が流れず、前記の従来例の欠点として指適したオン
参オフの弁別度の低下を防いでいる、 端子１． Ｊの両方に入力がある時の動作は、前記第
２図の実矧例で説明したのと同様である。端子Ｉ、
Ｊの一方のみに入力がある時には、やはり前記第２図で
説明したのと同様な動作でジョセフソン素子Ｊ？、Ｊ８
がスイッチし、バイアス暖流はジョセフソン素子Ｊ、に
流れ込み、ジョセフソン素子Ｊ６をスイッチさせて、負
荷抵抗に出力電流が流れる。
（６）＠明の効果
本発明によれば、排他的論理和の動作を、ジョセフソン
素子と負荷抵抗によって生じる動的な挙動に依存せずに
行なわせることが出来るので、接合の容量、負荷抵抗な
どのパラメータに依存せず望むしきい値を得ることが出
き、より大きなマージンを得ることが出来る。
素子と負荷抵抗によって生じる動的な挙動に依存せずに
行なわせることが出来るので、接合の容量、負荷抵抗な
どのパラメータに依存せず望むしきい値を得ることが出
き、より大きなマージンを得ることが出来る。
第１図は従来の電流注入型排他的騎理和回路を説明する
関、第２図は本発明の一実施例を説明する図、第３図は
本発明の他の実施例を説明する図、ここでＪｌｔ Ｊ２
． Ｊｓ、 ＪいＪ、、Ｊ、、Ｊア＋Ｊ８はジ嘴セフソ
ン素子、 Ａ、 Ｂ、 Ｃ，Ｄ、 Ｅ、 ＦＬ Ｇ、
Ｈ。 １、Ｊは端子＋ Ｒｌ！ Ｒ２１Ｒ３１Ｒ４１Ｒ！ｔ
Ｒａｎ ＲＴ＋Ｒｓ＋ Ｒ９−Ｒ、。＋Ｒｏｔ Ｒｎ
は抵抗、 ＩＡ、 ＩＢは入力信号電流、ＩＴはタイ
ミング・バイアス電流である０ □、 −： 、：］ 代理人 弁理士 松 岡 宏四部 −。
関、第２図は本発明の一実施例を説明する図、第３図は
本発明の他の実施例を説明する図、ここでＪｌｔ Ｊ２
． Ｊｓ、 ＪいＪ、、Ｊ、、Ｊア＋Ｊ８はジ嘴セフソ
ン素子、 Ａ、 Ｂ、 Ｃ，Ｄ、 Ｅ、 ＦＬ Ｇ、
Ｈ。 １、Ｊは端子＋ Ｒｌ！ Ｒ２１Ｒ３１Ｒ４１Ｒ！ｔ
Ｒａｎ ＲＴ＋Ｒｓ＋ Ｒ９−Ｒ、。＋Ｒｏｔ Ｒｎ
は抵抗、 ＩＡ、 ＩＢは入力信号電流、ＩＴはタイ
ミング・バイアス電流である０ □、 −： 、：］ 代理人 弁理士 松 岡 宏四部 −。
Claims (1)
- ゲート電流供給線の接続される第１の端子に並列接続さ
れる第１の分岐及び第２の分肢と、上記第１及び第２の
分岐の両方にそれぞれ直列接続された大きさの等しい２
つの抵抗と、上記第１の分岐に接続された抵抗と上記第
１の端子の間に接続された第１の入力線と、上記第２の
分岐に接続された抵抗と上記第１の端子の間に接続され
た第２の入力線と、上記第１の分岐において、上記第１
の入力線と上記第１の端子の間に接続された第１のジョ
セフノン素子と、上記第２の分岐において、上記第２の
入力線と上記第１の端子の間に接続され九、上記の第１
のジ冑セ７ンン素子と特性の等しい第２のジ、セフンン
素子とからなり、上記２つの入力線のうち一方に電流が
供給された後に、上記ゲートａ流供給線に電流が供給さ
れると、上記２つのジョセフソン素子が非零電圧状態に
スイッチし、上記２つの入力線の両方に電流が供給され
た後に、上記ゲート電流供給線に電流が供給されると、
上記２つのジョセフソン素子が、零電圧状態のｉまにと
どまることを特命とするジョセフソン排他的論理和回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280182A JPS58209228A (ja) | 1982-05-31 | 1982-05-31 | ジヨセフソン排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280182A JPS58209228A (ja) | 1982-05-31 | 1982-05-31 | ジヨセフソン排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209228A true JPS58209228A (ja) | 1983-12-06 |
Family
ID=14064511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280182A Pending JPS58209228A (ja) | 1982-05-31 | 1982-05-31 | ジヨセフソン排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10411713B2 (en) | 2017-02-04 | 2019-09-10 | Microsoft Technology Licensing, Llc | Superconducting circuits based devices and methods |
-
1982
- 1982-05-31 JP JP9280182A patent/JPS58209228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10411713B2 (en) | 2017-02-04 | 2019-09-10 | Microsoft Technology Licensing, Llc | Superconducting circuits based devices and methods |
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