JPS58210724A - 位相同期装置 - Google Patents
位相同期装置Info
- Publication number
- JPS58210724A JPS58210724A JP57093077A JP9307782A JPS58210724A JP S58210724 A JPS58210724 A JP S58210724A JP 57093077 A JP57093077 A JP 57093077A JP 9307782 A JP9307782 A JP 9307782A JP S58210724 A JPS58210724 A JP S58210724A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- output
- circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相同期装置に係わり、さらに詳細には・定の
転送速度で転送されてくる入力信号の位４を 相に近い位相のクロックパルスを得る移相同期装置に関
する。
転送速度で転送されてくる入力信号の位４を 相に近い位相のクロックパルスを得る移相同期装置に関
する。
従来の位相同期装置は、比較的高精度なものについては
従来のデジタル式の位相同期装置（ＤＰＬＬ）が知られ
ており、この同期装置はカウンタを用いた複雑な位相比
較装置を用い、また超高速なりロックおよびそれにより
動作する周辺回路を必“政とするなどにより複雑、高価
であり、それほどまでに精度が要求されないシステムに
ついて用いるには装置全体のコストアップになるので適
さない面があった。
従来のデジタル式の位相同期装置（ＤＰＬＬ）が知られ
ており、この同期装置はカウンタを用いた複雑な位相比
較装置を用い、また超高速なりロックおよびそれにより
動作する周辺回路を必“政とするなどにより複雑、高価
であり、それほどまでに精度が要求されないシステムに
ついて用いるには装置全体のコストアップになるので適
さない面があった。
したがって本発明はこのような点に鑑みてなされたもの
で、安価で、簡単に構成することのでさる位相同期装置
を提供することを［１的とする。
で、安価で、簡単に構成することのでさる位相同期装置
を提供することを［１的とする。
本発明は以」−の目的を達成するために１発＃ｈＸ器と
その出力を遅延させる多段タップ出力のＭＭＴ段と、前
記遅延手段の多段出力を選択する選択［一段と、前記選
択手段の出力と前記の入力（，４号のず９相を比較する
位相比較手段を設け、入力信号のｆ金相に同期したクロ
ックパルスを得る構成を採用した。
その出力を遅延させる多段タップ出力のＭＭＴ段と、前
記遅延手段の多段出力を選択する選択［一段と、前記選
択手段の出力と前記の入力（，４号のず９相を比較する
位相比較手段を設け、入力信号のｆ金相に同期したクロ
ックパルスを得る構成を採用した。
以ド、図面に示す実施例に基づいて本発明の詳細な説明
する。
する。
第１図は本発明の位相同期装置の概略構成を小すブロッ
ク図で、図において符号ｌで小されるのはクロックパル
スを発生させる発振器で、その出力は多段遅延回路４に
接続されている。多段遅延回路４は出力φ１〜φｎまで
の多段出力を有して副部２により多段遅延回路４の多段
出力のうちのとれかを選択して位相比較回路３、および
外部に出力するように構成されている。位相比較回路３
は選択回路５より送られてきたクロックφＸと入力デー
タφｐとの位相を比較してその結果を制御部２に比較出
力ＤＴＣＴとして出力する。
ク図で、図において符号ｌで小されるのはクロックパル
スを発生させる発振器で、その出力は多段遅延回路４に
接続されている。多段遅延回路４は出力φ１〜φｎまで
の多段出力を有して副部２により多段遅延回路４の多段
出力のうちのとれかを選択して位相比較回路３、および
外部に出力するように構成されている。位相比較回路３
は選択回路５より送られてきたクロックφＸと入力デー
タφｐとの位相を比較してその結果を制御部２に比較出
力ＤＴＣＴとして出力する。
もし、入力データφｐの波形が位相比較回路３を動作す
るのに適さないような場合は、波形成形回路６を位相比
較回路３の前段に挿入してもよい。
るのに適さないような場合は、波形成形回路６を位相比
較回路３の前段に挿入してもよい。
次に第２図に位相比較回路３の一例を詳細に示す。
ここでは位相比較回路３は２段のＤフリップフロップを
イクスクルーシブ・オアゲートを介して直列接続したも
ので、選択回路５より送られてきたクロックφＸは遅延
素子１４により遅延されてフリップフロップ１１のクロ
ックφｘＤＬとして入力され、２段目のフリ・ンプフロ
ップ１２のクロックにほぞのまま入力されている。人力
データφｐはフリップフロップ１１に入力され、フリフ
プフロップ１１の出力ＦφＰは入力データφｐとともに
排他的論理和回路１３に入力されている。
イクスクルーシブ・オアゲートを介して直列接続したも
ので、選択回路５より送られてきたクロックφＸは遅延
素子１４により遅延されてフリップフロップ１１のクロ
ックφｘＤＬとして入力され、２段目のフリ・ンプフロ
ップ１２のクロックにほぞのまま入力されている。人力
データφｐはフリップフロップ１１に入力され、フリフ
プフロップ１１の出力ＦφＰは入力データφｐとともに
排他的論理和回路１３に入力されている。
排他的論理和回路１３の出力ＥＸφｐはフリップフロッ
プ１２に入力されている。また、フリフプフロップ１２
の出力ＤＴＣＴは制御部２へ送出されるようになってお
り、制御部２はフリップフロップ１２の出力をクリア信
号ＣＬＲによってクリアできるように構成されている。
プ１２に入力されている。また、フリフプフロップ１２
の出力ＤＴＣＴは制御部２へ送出されるようになってお
り、制御部２はフリップフロップ１２の出力をクリア信
号ＣＬＲによってクリアできるように構成されている。
この位相比較回路３の動作を第３図（Ａ）、第３図（Ｂ
）に波形図として示す。
）に波形図として示す。
まず、入力データφｐの位相がクロックφＸの位相に同
期していない場合の動作について第３図（Ａ）を参照し
て説明する。
期していない場合の動作について第３図（Ａ）を参照し
て説明する。
最初に制御部２は比較に先だってフリップフロップ１２
にクリア信号ＣＬＲを送り、フリンプフロッ７’１２の
出力をクリアしておく。つぎにフリ、プフロップ１１の
出力には人力データφｐがクロックφｘＤＬに同期して
データＦφｐとして現われる。これにより、１ノ１他的
論理和回路１３は人力データφｐとデータＦφｐの排他
的論理和を出力する。つまり、排他的論理和回路１３は
入力データφｐとデータＦφｐの状態が「０１と「ｌ」
、あるいは「１」と「０」のように逆の場合にのみ「ｌ
」を出力する。
にクリア信号ＣＬＲを送り、フリンプフロッ７’１２の
出力をクリアしておく。つぎにフリ、プフロップ１１の
出力には人力データφｐがクロックφｘＤＬに同期して
データＦφｐとして現われる。これにより、１ノ１他的
論理和回路１３は人力データφｐとデータＦφｐの排他
的論理和を出力する。つまり、排他的論理和回路１３は
入力データφｐとデータＦφｐの状態が「０１と「ｌ」
、あるいは「１」と「０」のように逆の場合にのみ「ｌ
」を出力する。
人力データφｐの位相がクロックφＸの位相に同期して
いないとき、すなわち、人力データφｐの（＜／相が、
クロックφＸの位相とクロックφＸを遅延＾／−１４に
よりわずかに遅延して得られたクロックφｘＤＬの内位
相の間に位置してｌ、）なし）ときには、Ｌ記の排他的
論理和回路１３の出力ＥＸφｐは必ずクロックφＸに先
だって／＼イレベル番となるため、フリップフロップ１
２の出力すなわちイザｌ相比較回路３の制御部２に送出
する出力ｔよフリップフロップ１２がクリアされて後の
赦初のクロックφＸに同期して／＼イレ５ル番こなり、
以後変化し、ない。
いないとき、すなわち、人力データφｐの（＜／相が、
クロックφＸの位相とクロックφＸを遅延＾／−１４に
よりわずかに遅延して得られたクロックφｘＤＬの内位
相の間に位置してｌ、）なし）ときには、Ｌ記の排他的
論理和回路１３の出力ＥＸφｐは必ずクロックφＸに先
だって／＼イレベル番となるため、フリップフロップ１
２の出力すなわちイザｌ相比較回路３の制御部２に送出
する出力ｔよフリップフロップ１２がクリアされて後の
赦初のクロックφＸに同期して／＼イレ５ル番こなり、
以後変化し、ない。
次に、入力データφｐの位相がクロックφＸの位相に同
期している場合の動作について説明する。入力データφ
ｐのイ☆相がクロックφＸの（）“ｌ相に同期している
とき、すなわち、入力データφｐの位相が、クロックφ
Ｘの位相とクロックφＸをｄ延素子１４によりわずかに
８延して得られたクロックφｘＤＬの内位相の間に位置
しているときには、クロックφＸは必ず前述と同様にし
て得られた排他的論理和回路１３の出力ＥＸφｐに先だ
ってハイレベルになるため１位相比較回路３の制御部２
に送出する出力はフリップフロップ１２がクリアされて
後、ハイレベルになることはなＩ／）。
期している場合の動作について説明する。入力データφ
ｐのイ☆相がクロックφＸの（）“ｌ相に同期している
とき、すなわち、入力データφｐの位相が、クロックφ
Ｘの位相とクロックφＸをｄ延素子１４によりわずかに
８延して得られたクロックφｘＤＬの内位相の間に位置
しているときには、クロックφＸは必ず前述と同様にし
て得られた排他的論理和回路１３の出力ＥＸφｐに先だ
ってハイレベルになるため１位相比較回路３の制御部２
に送出する出力はフリップフロップ１２がクリアされて
後、ハイレベルになることはなＩ／）。
以りの全体構成における動作を以ド第４図のフローチャ
ートを参照して詳述する。
ートを参照して詳述する。
まず、第４図のステップｌにおいて、制御部２は変数Ｘ
に０をセットし、続くステ・ンブ２において制御部２は
制御線ＣＮＴを介して選択回路５を制御し、発信器１の
出力クロックφ０を選択し１、位相比較回路３に送出さ
せる。次に制御部２はステップ３において位相比較回路
３にクリア信号を送り、ステンプ４において位相比較回
路３の出力を観測する。ｆ☆相比較回路３の出力ＤＴＣ
ＴにＩ’ Ｉ Ｊが現われない場合には人力データφｐ
とクロックφＸがほぼ同期していることを示すので、；
ｌノ制御部２は動作を終ｒし、外部へはクロックφ０が
送出される。
に０をセットし、続くステ・ンブ２において制御部２は
制御線ＣＮＴを介して選択回路５を制御し、発信器１の
出力クロックφ０を選択し１、位相比較回路３に送出さ
せる。次に制御部２はステップ３において位相比較回路
３にクリア信号を送り、ステンプ４において位相比較回
路３の出力を観測する。ｆ☆相比較回路３の出力ＤＴＣ
ＴにＩ’ Ｉ Ｊが現われない場合には人力データφｐ
とクロックφＸがほぼ同期していることを示すので、；
ｌノ制御部２は動作を終ｒし、外部へはクロックφ０が
送出される。
ステンプ４においてクロックφＯが入力データと回期し
ていない場合にはステップ５に移行し、Ｘが多段遅延回
路４の多段出力数を超えていないかどうかの判断を経て
、ステップ６に移行し、Ｘを１増やしステップ２に戻り
同様の動作を繰り返１゜ １、述の実施例においては多段遅延回路４およびＭ延＾
ｆ １４の遅延タイミングおよび精度をシステＬ、に合
わせて設定すれば、簡単で安価な構造により位相同期を
得ることができる。
ていない場合にはステップ５に移行し、Ｘが多段遅延回
路４の多段出力数を超えていないかどうかの判断を経て
、ステップ６に移行し、Ｘを１増やしステップ２に戻り
同様の動作を繰り返１゜ １、述の実施例においては多段遅延回路４およびＭ延＾
ｆ １４の遅延タイミングおよび精度をシステＬ、に合
わせて設定すれば、簡単で安価な構造により位相同期を
得ることができる。
以！、の説明からあきらかなように、本発明によれば１
発振器とその出力を遅延させる多段タップ出力の遅延１
段と、前記遅延り段の多段出力を選択する選択り段と、
前記選択ｆ段の出力と前記の入力信号の位相を比較する
位相比較１段を設け、入力信号の位相に同期したクロッ
クパルスを（する構成を採用しているため、Ｉｔａ高速
なり口・ンクおよびそれにより動作する周辺回路を必要
とせす、（）Ｃ１単、安価な構ｉａ＆こより、送信系の
イ☆相番ご同期１．たクロック得ることができる位相回
期装置を提供硬ることができる。
発振器とその出力を遅延させる多段タップ出力の遅延１
段と、前記遅延り段の多段出力を選択する選択り段と、
前記選択ｆ段の出力と前記の入力信号の位相を比較する
位相比較１段を設け、入力信号の位相に同期したクロッ
クパルスを（する構成を採用しているため、Ｉｔａ高速
なり口・ンクおよびそれにより動作する周辺回路を必要
とせす、（）Ｃ１単、安価な構ｉａ＆こより、送信系の
イ☆相番ご同期１．たクロック得ることができる位相回
期装置を提供硬ることができる。
第１図は本発明の位相同期装置の概略構成を小すブロッ
ク図、第２図は第１図の回路の・部をさらに詳細にｉｆ
＜す回路図、第３図（Ａ）、（Ｂ）は第２図の回路の動
作を説明する波形図、第４図は本発明の位相回期装置全
体の動作を説明するフローチャート図である。 ｌ・・・発振器 ２・・・制御部３・・・位相
比較回路 ４・・・多段遅延回路５・・・選択回路 １１．１２・・・フリップフロップ １３・・・排他的論理和回路 １４・・・遅延−ＡＮ（
−第１図 −」 第２図 。・航酊ちトー φ 第３図（Ａ） ＤＴＣＴ ７ ′・″・′・＝ 第３図ＣＢ） ＤＴＣＴ ′
ク図、第２図は第１図の回路の・部をさらに詳細にｉｆ
＜す回路図、第３図（Ａ）、（Ｂ）は第２図の回路の動
作を説明する波形図、第４図は本発明の位相回期装置全
体の動作を説明するフローチャート図である。 ｌ・・・発振器 ２・・・制御部３・・・位相
比較回路 ４・・・多段遅延回路５・・・選択回路 １１．１２・・・フリップフロップ １３・・・排他的論理和回路 １４・・・遅延−ＡＮ（
−第１図 −」 第２図 。・航酊ちトー φ 第３図（Ａ） ＤＴＣＴ ７ ′・″・′・＝ 第３図ＣＢ） ＤＴＣＴ ′
Claims (1)
- 人力４Ｌｉ号の位相にクロックパルスの位相を同期させ
る位相同期装置において、発振器とその出力を遅延させ
る多段遅延手段と、前記遅延手段の多段出力を選択する
選択手段と、前記選択手段の出力と前記の入力信号の位
相を比較する位相比較手段を設け１人力信号の位相に同
期したクロックパルスを得ることを特徴とする位相同期
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093077A JPS58210724A (ja) | 1982-06-02 | 1982-06-02 | 位相同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093077A JPS58210724A (ja) | 1982-06-02 | 1982-06-02 | 位相同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210724A true JPS58210724A (ja) | 1983-12-08 |
Family
ID=14072445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093077A Pending JPS58210724A (ja) | 1982-06-02 | 1982-06-02 | 位相同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243919A (ja) * | 1985-08-22 | 1987-02-25 | Meidensha Electric Mfg Co Ltd | 多相クロック発生用ｐｌｌ回路 |
| US5018169A (en) * | 1989-06-21 | 1991-05-21 | National Semiconductor Corporation | High resolution sample clock generator with deglitcher |
| EP1113616A3 (en) * | 1999-12-31 | 2004-02-25 | Alcatel | Method for recovering a clock signal in a telecommunications system and circuit thereof |
-
1982
- 1982-06-02 JP JP57093077A patent/JPS58210724A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243919A (ja) * | 1985-08-22 | 1987-02-25 | Meidensha Electric Mfg Co Ltd | 多相クロック発生用ｐｌｌ回路 |
| US5018169A (en) * | 1989-06-21 | 1991-05-21 | National Semiconductor Corporation | High resolution sample clock generator with deglitcher |
| EP1113616A3 (en) * | 1999-12-31 | 2004-02-25 | Alcatel | Method for recovering a clock signal in a telecommunications system and circuit thereof |
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